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(In Japanese)ニューラル電子回路 NEW_EN

Patent code P190016417
File No. S2018-0358-N0
Posted date Oct 25, 2019
Application number P2018-019251
Publication number P2019-139300A
Date of filing Feb 6, 2018
Date of publication of application Aug 22, 2019
Inventor
  • (In Japanese)高前田 伸也
  • (In Japanese)植吉 晃大
  • (In Japanese)本村 真人
Applicant
  • (In Japanese)国立大学法人北海道大学
Title (In Japanese)ニューラル電子回路 NEW_EN
Abstract (In Japanese)
【課題】
 電子回路規模を縮小しつつ、様々なタイプのニューラルネットワークを実現できるニューラル電子回路を提供する。
【解決手段】
  並列で入力される1ビットの入力データであって、並列の各入力データ(I1、…、Im)に応じて、「1」または「0」の1ビットの重み付け係数(W1、…、Wm)を記憶し、当該重み付け係数を出力する記憶部(MC)と、並列の各入力データに設定された電子回路部であって、記憶部(MC)から出力された重み付け係数と入力データとを乗算する乗算機能を実現する第1電子回路部(Pe)と、並列の各入力データの第1電子回路部(Pe)からの各乗算結果を加算し、かつ、当該加算結果に活性化関数を適用して1ビットの出力データを出力する加算・適用機能を実現する第2電子回路部(Act)と、を備える。
【選択図】
 図3
Outline of related art and contending technology (In Japanese)

近年、人の脳機能をモデル化した、いわゆるニューラルネットワーク回路についての研究開発が行われている。このとき、従来のニューラルネットワーク回路としては、例えば浮動小数点又は固定小数点を使った積和演算を用いて実現される場合が多く、この場合には、例えば演算コストが大きく、処理負荷が高いという問題点があった。

そこで近年、上記入力データ及び上記重み付け係数をそれぞれ1ビットとする、いわゆる「バイナリニューラルネットワーク回路」のアルゴリズムが提案されている。ここで、上記バイナリニューラルネットワーク回路のアルゴリズムを示す先行技術文献としては、例えば下記非特許文献1及び非特許文献2が挙げられる。

Field of industrial application (In Japanese)

本発明は、ニューラルネットワークを電子回路で実現するニューラル電子回路の技術分野に属する。

Scope of claims (In Japanese)
【請求項1】
 
並列で入力される1ビットの入力データであって、並列の各前記入力データに応じて、「1」または「0」の1ビットの重み付け係数を記憶し、当該重み付け係数を出力する記憶部と、
前記並列の各入力データに設定された電子回路部であって、前記記憶部から出力された重み付け係数と前記入力データとを乗算する乗算機能を実現する第1電子回路部と、
前記並列の各入力データの前記第1電子回路部からの各乗算結果を加算し、かつ、当該加算結果に活性化関数を適用して1ビットの出力データを出力する加算・適用機能を実現する第2電子回路部と、
を備え、
前記第1電子回路部が、前記入力データの値と前記記憶部から出力された値とが一致する場合に前記入力データの入力に対応して「1」を出力し、前記入力データの値と前記記憶部から出力された値とが異なる場合に前記入力データの入力に対応して「0」を出力することを特徴とするニューラル電子回路。

【請求項2】
 
請求項1に記載のニューラル電子回路において、
前記記憶部および前記第2電子回路部が、並列で出力される各前記出力データに応じて設定されたことを特徴とするニューラル電子回路。

【請求項3】
 
請求項1または請求項2に記載のニューラル電子回路において、
各前記第1電子回路部からの前記乗算結果を一時記憶する一時記憶部を前記第1電子回路部毎に更に備え、
前記各一時記憶部が、直列に設定され、前記乗算結果を前記第2電子回路部へ順次転送することを特徴とするニューラル電子回路。

【請求項4】
 
請求項1から請求項3のいずれか1項に記載のニューラル電子回路において、
前記第2回路部は、前記並列の各入力データに設定された複数の前記第1電子回路部において、前記入力データが入力されるサイクル単位で、前記第1電子回路部が「1」を算出した回数から、前記第1電子回路部が「0」を算出した回数を減じた値が予め定められた閾値以上の場合に「1」を前記出力データとして出力し、前記減じた値が前記閾値未満の場合に「0」を前記出力データとして出力することを特徴とするニューラル電子回路。

【請求項5】
 
請求項1から請求項4のいずれか1項に記載のニューラル電子回路において、
前記記憶部は、「1」または「0」の重み付け係数、および、ニューロン間の接続の有無を示す所定値の組を複数記憶し、当該重み付け係数および当該所定値を出力し、
前記第1電子回路部が、前記入力データの値と前記記憶部から出力された値とが一致する場合に前記入力データの入力に対応して「1」を出力し、前記入力データの値と前記記憶部から出力された値とが異なる場合に前記入力データの入力に対応して「0」を出力し、前記所定値が前記記憶部から出力された場合に前記入力データの入力に対応して当該所定値を出力することを特徴とするニューラル電子回路。

【請求項6】
 
請求項1から請求項5のいずれか1項に記載のニューラル電子回路において、
前記記憶部が、前記第1電子回路部に順次入力される前記入力データに対応した重み付け係数を、前記第1電子回路部に順次出力することを特徴とするニューラル電子回路。

【請求項7】
 
請求項6に記載のニューラル電子回路において、
前記第1電子回路部が、並列で入力される前記入力データの入力並列数分、前記乗算結果を加算した部分加算結果を出力し、
前記第2電子回路部が、前記部分加算結果から前記加算結果を算出することを特徴とするニューラル電子回路。

【請求項8】
 
請求項1から請求項5のいずれか1項に記載のニューラル電子回路において、
前記記憶部が、並列で入力される並列の各前記入力データに対応した重み付け係数を、各前記第1電子回路部に出力することを特徴とするニューラル電子回路。

【請求項9】
 
請求項8に記載のニューラル電子回路において、
前記入力データを並列で一度に入力可能な入力可能並列数より、前記入力データの入力並列数が大きい場合、
前記第1電子回路部は、前記入力可能並列数の並列で前記入力データを受け入れた後、前記入力可能並列数の並列で受け入れできなかった残りの前記入力データを受け入れ、
前記記憶部は、前記残りの入力データに対応する前記重み付け係数を出力することを特徴とするニューラル電子回路。
IPC(International Patent Classification)
Drawing

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JP2018019251thum.jpg
State of application right Published
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