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(In Japanese)ニューロン回路、システムおよびスイッチ回路

Patent code P190016514
File No. (AF47P002)
Posted date Nov 26, 2019
Application number P2018-553650
Date of filing Jul 18, 2017
International application number JP2017025932
International publication number WO2018100790
Date of international filing Jul 18, 2017
Date of international publication Jun 7, 2018
Priority data
  • P2016-233444 (Nov 30, 2016) JP
Inventor
  • (In Japanese)矢嶋 赳彬
  • (In Japanese)鳥海 明
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
Title (In Japanese)ニューロン回路、システムおよびスイッチ回路
Abstract (In Japanese)時系列にスパイク信号が入力する入力端子と、一端が前記入力端子に接続され、他端が中間ノードに接続され、単一のスパイク信号が入力しても高抵抗状態を維持し、第1期間内に複数のスパイク信号が入力すると抵抗値が前記高抵抗状態より低い低抵抗状態となる第1スイッチ素子と、前記中間ノードに接続され、前記第1スイッチ素子が低抵抗状態となると前記入力端子を所定レベルとするフィードバック回路と、前記入力端子と前記中間ノードとの間に前記第1スイッチ素子と直列に接続され、前記入力端子に1+または複数のスパイク信号が入力しても低抵抗状態を維持し、前記入力端子が所定レベルとなると高抵抗状態となる第2スイッチ素子と、を具備するニューロン回路。
Outline of related art and contending technology (In Japanese)

電圧を印加しない状態では高抵抗状態であり、電圧を印加すると低抵抗状態となる。電圧を遮断すると自発的に高抵抗状態に戻るスイッチ素子が知られている(例えば、非特許文献1-6)。負性抵抗を有するスイッチ素子が知られている(例えば、非特許文献7-11)

Field of industrial application (In Japanese)

本発明は、ニューロン回路、システムおよびスイッチ回路に関する。

Scope of claims (In Japanese)
【請求項1】
 
時系列にスパイク信号が入力する入力端子と、
一端が前記入力端子に接続され、他端が中間ノードに接続され、単一のスパイク信号が入力しても高抵抗状態を維持し、第1期間内に複数のスパイク信号が入力すると抵抗値が前記高抵抗状態より低い低抵抗状態となる第1スイッチ素子と、
前記中間ノードに接続され、前記第1スイッチ素子が低抵抗状態となると前記入力端子を所定レベルとするフィードバック回路と、
前記入力端子と前記中間ノードとの間に前記第1スイッチ素子と直列に接続され、前記入力端子に1または複数のスパイク信号が入力しても低抵抗状態を維持し、前記入力端子が所定レベルとなると高抵抗状態となる第2スイッチ素子と、
を具備するニューロン回路。

【請求項2】
 
前記中間ノードと基準電位端子との間に接続された負荷を具備する請求項1記載のニューロン回路。

【請求項3】
 
前記所定レベルはハイレベルである請求項2記載のニューロン回路。

【請求項4】
 
前記第1スイッチ素子は、前記一端と前記他端との間に接続され、第2期間内に前記他端に対し前記一端に印加される電圧を平均化した内部状態量が第1閾値より低いときに高抵抗状態となり、前記内部状態量が第2閾値より高いときに低抵抗状態となる抵抗体を備える請求項1から3のいずれか一項記載のニューロン回路。

【請求項5】
 
前記抵抗体は、所定温度以上で金属相となり、前記所定温度以下で絶縁相となり、前記内部状態量は、前記第2期間内に前記他端に対し前記一端に印加される電圧のRMSである請求項4記載のニューロン回路。

【請求項6】
 
前記第1スイッチ素子は、前記一端と前記他端との間に接続され、内部状態量が第1閾値より低いときに高抵抗状態となり、前記内部状態量が第2閾値より高いときに低抵抗状態となる抵抗体を備え、
時刻T0における前記内部状態量S(T0)は、前記一端と前記他端との間の電圧をV10、V10が前記内部状態量に与える影響をf(V10)、および前記内部状態量の緩和時間をτdecとしたとき
(式省略)
である請求項1から3のいずれか一項記載のニューロン回路。

【請求項7】
 
前記抵抗体は、所定温度以上で金属相となり、前記所定温度以下で絶縁相となり、Aを定数としたときf(V10)=A×V102である請求項6記載のニューロン回路。

【請求項8】
 
前記抵抗体は酸化バナジウムである請求項1から7のいずれか一項記載のニューロン回路。

【請求項9】
 
前記入力端子と前記中間ノードとの間に前記第1スイッチ素子および前記第2スイッチと直列に接続され、単一のスパイク信号が入力しても高抵抗状態を維持し、第3期間内に複数の前記スパイク信号が入力すると低抵抗状態となる第3スイッチ素子を具備する請求項1から7のいずれか一項記載のニューロン回路。

【請求項10】
 
前記第3スイッチ素子の高抵抗状態の抵抗値は前記第1スイッチ素子の高抵抗状態の抵抗値より高く、
前記第3スイッチの低抵抗状態の抵抗値は前記第1スイッチ素子の高抵抗状態の抵抗値より低い請求項9記載のニューロン回路。

【請求項11】
 
請求項1から10のいずれか一項記載のニューロン回路と、
前記ニューロン回路を接続するシナプス回路と、
を具備するシステム。

【請求項12】
 
入力信号が入力する入力端子と、
出力端子と、
前記入力端子に接続された一端と、前記出力端子に接続された他端と、前記一端と前記他端との間に接続され、内部状態量が第1閾値より低いときに高抵抗状態となり、前記内部状態量が第2閾値より高いときに前記高抵抗状態より抵抗値の低い低抵抗状態となる抵抗体と、を備えるスイッチ素子と、
を具備し、
時刻T0における前記内部状態量S(T0)は、前記一端と前記他端との間の電圧をV10、V10が内部状態量に与える影響をf(V10)、および前記内部状態量の緩和時間をτdecとしたとき
(式省略)
であり、
前記入力信号の変動周期は前記緩和時間より短いスイッチ回路。

【請求項13】
 
前記入力信号は複数のスパイク信号であり、前記複数のスパイク信号の間隔は前記緩和時間より短い請求項12記載のスイッチ回路。

【請求項14】
 
前記抵抗体は、所定温度以上で金属相となり、前記所定温度以下で絶縁相となり、Aを定数としたときf(V10)=A×V102である請求項12または13記載スイッチ回路。
IPC(International Patent Classification)
Drawing

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JP2018553650thum.jpg
State of application right Published
Reference ( R and D project ) CREST Development of Atomic or Molecular Two-Dimensional Functional Films and Creation of Fundamental Technologies for Their Applications AREA
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