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NONVOLATILE MEMORY UTILIZING DEEP-LEVEL ENTRAPPING OF CARRIERS GENERATED AT CORNER OF OXIDE FILM

Patent code P020000029
File No. U1998P075
Posted date May 27, 2003
Application number P1999-136710
Publication number P2000-332136A
Patent number P3643864
Date of filing May 18, 1999
Date of publication of application Nov 30, 2000
Date of registration Feb 10, 2005
Inventor
  • (In Japanese)三浦 道子
  • (In Japanese)小野 剛史
  • (In Japanese)マタウシュ ハンス・ユルゲン
Applicant
  • (In Japanese)国立大学法人広島大学
Title NONVOLATILE MEMORY UTILIZING DEEP-LEVEL ENTRAPPING OF CARRIERS GENERATED AT CORNER OF OXIDE FILM
Abstract PROBLEM TO BE SOLVED: To reduce the operating voltage and thereby facilitate microfabrication of an element by storing information through a change in threshold voltage caused by carriers entrapped into a gate oxide film.
SOLUTION: When a voltage is applied between a substrate electrode 209 and a gate electrode 208 or between a drain electrode 205 and the electrode 208, the generated electric field thereby causes a tunnel current to flow from a drain junction region 203 or a substrate 201 to inject carriers into a corner- structured gate oxide film 206. At this time, the carriers can be entrapped efficiently into the film 206 by controlling the applied voltage. The carriers are continuously entrapped at the corner-structured portion, without being released even if a heat treatment is carried out at high temperatures. Thus, whether or not the carriers entrapped into the film 206 causes a change in the threshold voltage of a MOSFET, and this change is stored as information.
Outline of related art and contending technology (In Japanese)


半導体を用いたメモリデバイスのうち、記憶保持動作を必要としないメモリデバイスを不揮発性メモリと呼ぶ。Metal-Oxide-Semiconductor Field-Effect-Transistor(MOSFET)を使用する不揮発性メモリは、情報化社会の推進につれてますますその重要さを増している。図1は、現在主に使用されているフローティングゲート形不揮発性メモリの構造を示す断面図である。ソース電極104およびドレイン電極105との接合領域102および103が形成された半導体基板101上にトンネル酸化膜106が載り、この上に導電性ポリシリコンから成るフローティングゲート107が載り、この上に再び酸化膜108が載っており、この上にさらにコントロールゲート109が載っている。半導体基板101には基板電極111が接続され、コントロールゲート109にはゲート電極110が接続されている。基板電極111およびゲート電極110間、または基板電極111およびドレイン電極105間に電圧をかけて、キャリヤを、トンネル酸化膜106を通してフローティングゲート107に注入し、このキャリヤをコントロールゲート109とフローティングゲート107との間の酸化膜108によって閉じ込めておく。フローティングゲート107にキャリヤがある場合とない場合とではドレイン電流のしきい値電圧が異なるため、2つの異なる素子特性をもつ状態ができる。これら2つの状態として情報を記憶するようにしている。

Field of industrial application (In Japanese)


本発明は、不揮発性メモリに関するものである。

Scope of claims (In Japanese)
【請求項1】
 
少なくとも1つの角構造を有し、前記角構造を挟んでソース電極との接合部とドレイン電極との接合部とが形成されたシリコン半導体基板上に、前記シリコン半導体基板の角構造にそった角構造を有するゲート酸化膜が形成され、前記ゲート酸化膜上にゲートが形成された不揮発性メモリであって、
前記ゲート酸化膜内に電気的に注入され、前記ゲート酸化膜の角構造にディープレベル捕獲されるキャリヤによるしきい値電圧の変化によって情報を記憶するように構成し、前記ゲート酸化膜の膜厚が10ナノメートル以上であることを特徴とする不揮発性メモリ。
IPC(International Patent Classification)
F-term
Drawing

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JP1999136710thum.jpg
State of application right Registered


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