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OPTICAL CALCULATION DEVICE

Patent code P200016762
File No. 5941
Posted date Apr 9, 2020
Application number P2017-159096
Publication number P2019-039941A
Date of filing Aug 22, 2017
Date of publication of application Mar 14, 2019
Inventor
  • (In Japanese)新家 昭彦
  • (In Japanese)納富 雅也
  • (In Japanese)野崎 謙悟
  • (In Japanese)北 翔太
  • (In Japanese)高田 健太
  • (In Japanese)石原 亨
  • (In Japanese)小野寺 秀俊
  • (In Japanese)江川 巧
Applicant
  • (In Japanese)日本電信電話株式会社
  • (In Japanese)国立大学法人京都大学
Title OPTICAL CALCULATION DEVICE
Abstract PROBLEM TO BE SOLVED: To provide an optical calculation device capable of performing optical arithmetic at a higher speed.
SOLUTION: The optical calculation device has S (S is a natural number) arithmetic elements 102 which are configured to output a single optical signal to an input signal and are connected to each other in series. Multiple operation units 101 are cascade-connected to each other in which a single optical signal is calculated and output using S input signals. A signal which is output from S operation units 101 in a front stage is input to a single operation unit 101 in a subsequent stage.
Outline of related art and contending technology (In Japanese)

現在の電子演算回路は、演算の処理速度を向上させるため、チップサイズや素子サイズを極限まで小さくする工夫がなされている。これは、回路内の抵抗(R)とキャパシタンス(C)が、信号の伝搬を大きく律速しているため、演算速度を上げるには、チップサイズや素子サイズを小さくするしかないためである。このため、狭面積の論理ブロックやコアに素子を詰め込み、マルチコア・メニーコア化などの工夫がなされているが、これらをつなぐための配線が新たな「遅延」を生み、演算の高速化に限界が見えつつある。

一方、光通信などで用いられる光配線や光パスゲートは、この配線経路内のCやRに無依存で光信号を伝播させることができる。また、ナノフォトニクスの進展により、光ゲートの消費エネルギーは飛躍的に改善され、このエネルギーコスト[J/bit]は、CMOSゲートと光パスゲートとで同程度のレベルになりつつある。このため、チップ内やチップ間の通信を光化する様々な研究がなされている。

ここで、光ゲートの電気制御ポート側から信号入力する接続形態をカスケード接続、スイッチの光伝搬経路が連続的に接続されている形態をシリアル接続と定義する。例えばシリアル接続とカスケード接続が混在した光電融合型の回路を想定した場合、カスケード接続の部分が光と電気の境界となる。この境界において、回路中を伝搬する光信号は一度電気に変換(OE変換)されることになる。この変換は、電気回路に律速されるため、OE変換の多用される回路は、光を使うことのメリットが小さい。このため、光と電気の境界、つまりカスケード接続の配置場所と数が、回路構成の重要なポイントとなる。

ここでN入力のAND回路を例に取り上げる。CMOS回路の場合、シリアルに接続されたパスブロックゲートでS入力素子を構成し、これを 段のツリー状にカスケード接続することで、N入力関数を構成する。この場合、N入力関数の遅延時間は下記の式となる。

【数1】
(省略)

この場合、シリアル接続部の電気信号伝播遅延は、ゲート数分の抵抗とキャパシタンスの影響を受けるため、シリアル接続の段数Sの2乗に比例して大きくなってしまう問題がある。これを解消するために動作電圧を上げると、消費電力も上がってしまうため、CMOS回路のSはせいぜい2にとどまっている。また小さなSを用いるには、カスケード段数Mを増加させる必要があり、結果的にN入力関数の遅延を増加させる問題がある。

光回路の場合、シリアル接続のみで遅延の小さな演算が可能であることが知られている(非特許文献1,2)。これは、シリアル部分の光信号伝播遅延は、ゲートの長さにのみ依存する、つまり、遅延はSに比例する特徴を持ち、上述した電気信号伝播遅延の問題を緩和することが可能となるためである。

Field of industrial application (In Japanese)

本発明は、光電融合型の演算回路から構成された光演算器に関する。

Scope of claims (In Japanese)
【請求項1】
 
入力信号に対して1つの光信号を出力するS個(Sは自然数)の演算素子がシリアルに接続されて構成され、S個の前記入力信号により1つの光信号を演算出力する複数の演算部を備え、
前記複数の演算部は、カスケード接続され、
前段のS個の演算部から出力された信号が、後段の1つの演算部に入力される
ことを特徴とする光演算器。

【請求項2】
 
請求項1記載の光演算器において、
前記入力信号は、電気信号であり、
前記複数の演算部の各々は、シリアル接続されている最終段の前記演算素子から出力された光信号を光電変換する変換素子を備える
ことを特徴とする光演算器。

【請求項3】
 
請求項1記載の光演算器において、
前記入力信号は、光信号であり、
前記複数の演算部の各々は、S個の前記演算素子から光信号が出力された場合に値1を出力し、S個の前記演算素子から光信号が出力された場合以外に値0を出力する変換素子を備える
ことを特徴とする光演算器。

【請求項4】
 
請求項2または3記載の光演算器において、
前記カスケード接続の段数Mおよび前記演算素子の個数Sは、前記入力信号の数Nと、前記演算素子における演算時間τgateと、前記変換素子における処理時間τOEOとから、(A)式により決定されることを特徴とする光演算器。
【数1】
 
(省略)

【請求項5】
 
請求項1記載の光演算器において、
1段目の前記複数の演算部は、前記演算素子がマッハツェンダー干渉計から構成され、
2段目以降の前記複数の演算部における前記演算素子は、電気号である1つの前記入力信号に対して1つの光信号を出力する
ことを特徴とする光演算器。
IPC(International Patent Classification)
F-term
  • 2K102AA21
  • 2K102BA08
  • 2K102BA31
  • 2K102BB01
  • 2K102BB04
  • 2K102BC01
  • 2K102BC04
  • 2K102BD01
  • 2K102CA18
  • 2K102DA04
  • 2K102DB02
  • 2K102DB04
  • 2K102DC07
  • 2K102DC08
  • 2K102EB20
  • 2K102EB22
Drawing

※Click image to enlarge.

JP2017159096thum.jpg
State of application right Published
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