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OPTICAL MULTIPLIER AND OPTICAL MULTIPLICATION METHOD

Patent code P200016763
File No. 5940
Posted date Apr 9, 2020
Application number P2017-159095
Publication number P2019-040225A
Patent number P6707752
Date of filing Aug 22, 2017
Date of publication of application Mar 14, 2019
Date of registration May 25, 2020
Inventor
  • (In Japanese)新家 昭彦
  • (In Japanese)納富 雅也
  • (In Japanese)野崎 謙悟
  • (In Japanese)北 翔太
  • (In Japanese)高田 健太
  • (In Japanese)石原 亨
  • (In Japanese)小野寺 秀俊
  • (In Japanese)今井 悠貴
Applicant
  • (In Japanese)日本電信電話株式会社
  • (In Japanese)国立大学法人京都大学
Title OPTICAL MULTIPLIER AND OPTICAL MULTIPLICATION METHOD
Abstract PROBLEM TO BE SOLVED: To enable faster optical multiplication.
SOLUTION: A partial product generation unit 101 generates N×N partial products of N bit of a first digital signal and N bit of a second digital signal (N is an integer of two or more). An addition unit 102 generates an addition value by adding the generated N×N partial products while integrating the digits. A conversion unit 103 analog-to-digital converts the addition value generated by the addition unit 102 to generate a digital value. A digital addition unit 104 digitally adds the digital value generated by the conversion unit 103.
Outline of related art and contending technology (In Japanese)

現在の電子演算回路は、演算の処理速度を向上させるため、チップサイズや素子サイズを極限まで小さくする工夫がなされている。これは、回路内の抵抗(R)とキャパシタンス(C)が、信号の伝搬を大きく律速しているため、演算速度を上げるには、チップサイズや素子サイズを小さくするしかないためである。このため、狭面積の論理ブロックやコアに素子を詰め込み、マルチコア・メニーコア化などの工夫がなされているが、これらをつなぐための配線が新たな「遅延」を生み、演算の高速化に限界が見えつつある。

一方、光通信などで用いられる光配線や光パスゲートは、この配線経路内のCやRに無依存で光信号を伝播させることができる。また、ナノフォトニクスの進展により、光ゲートの消費エネルギーは飛躍的に改善され、このエネルギーコスト[J/bit]は、CMOSゲートと光パスゲートとで同程度のレベルになりつつある。このため、チップ内やチップ間の通信を光化する様々な研究がなされている。

ここで、光ゲートの電気制御ポート側から信号入力する接続形態をカスケード接続、スイッチの光伝搬経路が連続的に接続されている形態をシリアル接続と定義する。例えばシリアル接続とカスケード接続が混在した光電融合型の回路を想定した場合、カスケード接続の部分が光と電気の境界となる。この境界において、回路中を伝搬する光信号は一度電気に変換(OE変換)されることになる。この変換は、電気回路に律速されるため、OE変換の多用される回路は、光を使うことのメリットが小さい。このため、光と電気の境界、つまりカスケード接続の配置場所と数が、回路構成の重要なポイントとなる。以下では、乗算器についてこの問題を検討する。

最初に、光伝搬経路中にOE変換を配置しない構成の光乗算器を検討する。非特許文献1において、2×2光パスゲートを用いれば、任意の論理関数をシリアル接続のみで実現可能であると示している。非特許文献1で提案されている「Direct Logic」を用いることで、任意の論理関数を光の伝搬速度で演算することができる(非特許文献2)。しかし、複雑な論理関数では入力数に対して指数関数のオーダの素子数が必要になるものもあり、乗算もその例に含まれる。

非特許文献3では、光パスゲートに適した回路アーキテクチャとして二分決定グラフ(Binary Decision Diagram)に基づく回路構成を提案している。こちらの方法でも任意の論理関数をシリアル接続のみで実現可能である。しかしながら、「Direct Logic」と同様に、乗算などを用いる論理関数では必要な素子数が指数オーダとなる。したがって、「Direct Logic」や二分決定グラフによってOE変換なしで乗算器を構成することは現実的ではないといえる。

次に、OE変換を用いることを前提に乗算器の回路構成を考えてみる。乗算器は、2進数で表される2つのデータを入力とし、これらの積を2進数データとして出力する演算回路である。図14に、4ビットの整数x3x2x1x0とy3y2y1y0に対する乗算の計算過程を示す。pijを部分積と呼び、この部分積は、xiとyjの論理積により求められる。部分積pijを図14に示すように桁ごとに加算することで、乗算結果s6、s5、・・・、s0を求めることができる。並列乗算器は、上述した過程を1クロックサイクルで実現する乗算回路である。

一般的な並列乗算器は、部分積生成部と部分積加算部で構成される。部分積生成部は、論理積演算(以下AND)ゲートを用いることで実現される。一方、部分積加算部には、配列型やウォリス木型などの構成が存在する。配列型乗算器の部分積加算部は、図15に示すように全加算器(FA)をアレイ状に多数段接続する。最大で2(N-1)個の全加算器を通過する信号パスが存在するため、演算時間はこの加算過程に律速される。

ウォリス木型乗算器の部分積加算部は、図16に示すように、同一桁内の加算を並列化することで、FAの段数を減らして高速化を行っている。また各桁の桁上げを処理するために、最後に桁上げ先見加算器(Carry Lookahead Adder:CLA)を用いている。

ここで、全加算器を光パスゲートで実現した例を、図17を用いて説明する(非特許文献4)。この全加算器は、強度情報が“1”の光信号を出力する光源501,502と、pass/block型の光ゲート503,504と、pass/cross型の光ゲート505~507と、OE変換器508~510とを備える。

OE変換器508,509は、光信号xiを電気信号に変換する。OE変換器510は、光信号yiを電気信号に変換する。なお、xiの代わりに光信号yiをOE変換器508に入力してもよい。
光ゲート503は、電気信号xiが“1”であるときに光源501からの光信号を通過させ、電気信号xiが“0”であるときに光源501からの光信号を遮断する。光ゲート504は、電気信号xiが“1”であるときに光源502からの光信号を遮断し、電気信号xiが“0”であるときに光源502からの光信号を通過させる。なお、xiの代わりに電気信号yiを光ゲート503,504の電気制御入力としてもよい。

光ゲート505は、電気信号xi,yiが共に“1”または共に“0”であるときに光ゲート503の出力を選択して出力し、電気信号xiが“1”で電気信号yiが“0”、または電気信号xiが“0”で電気信号yiが“1”であるときに、光信号Ciを選択して出力する。光ゲート506は、電気信号xi,yiが共に“1”または共に“0”であるときに光信号Ciを選択して出力し、電気信号xiが“1”で電気信号yiが“0”、または電気信号xiが“0”で電気信号yiが“1”であるときに、光信号バーCiを選択して出力する。光ゲート507は、電気信号xi,yiが共に“1”または共に“0”であるときに光ゲート504の出力を選択して出力し、電気信号xiが“1”で電気信号yiが“0”、または電気信号xiが“0”で電気信号yiが“1”であるときに、光信号バーCiを選択して出力する。

Field of industrial application (In Japanese)

本発明は、乗算のための光回路を用いた光乗算器および光乗算方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
Nビット(Nは2以上の整数)の第1デジタル信号と、Nビットの第2デジタル信号とによるN×N個の部分積を生成する部分積生成部と、
前記部分積を桁統合しながら加算して加算値を生成する加算部と、
前記加算値をアナログデジタル変換してデジタル値を生成する変換部と、
前記デジタル値をデジタル加算するデジタル加算部と
を備えることを特徴とする光乗算器。

【請求項2】
 
請求項1記載の光乗算器において、
前記部分積生成部および前記加算部は、前記部分積の生成に対して各々異なる波長の光を対応させて、前記部分積の生成および前記加算値の生成を波長多重で同時に処理することを特徴とする光乗算器。

【請求項3】
 
請求項1記載の光乗算器において、
前記部分積生成部は、2次のブースの方法により前記部分積を生成することを特徴とする光乗算器。

【請求項4】
 
Nビット(Nは2以上の整数)の第1デジタル信号と、Nビットの第2デジタル信号とによるN×N個の部分積を生成する第1ステップと、
前記部分積を桁統合しながら加算して加算値を生成する第2ステップと、
前記加算値をアナログデジタル変換してデジタル値を生成する第3ステップと、
前記デジタル値をデジタル加算する第4ステップと
を備えることを特徴とする光乗算方法。
IPC(International Patent Classification)
F-term
  • 2K102BA31
  • 2K102BB01
  • 2K102BC01
  • 2K102BD01
  • 2K102CA18
  • 2K102DA04
Drawing

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JP2017159095thum.jpg
State of application right Registered
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