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POWER SUPPLY BOUNCE ELIMINATION CIRCUIT AND AMPLIFICATION CIRCUIT

Patent code P200016782
File No. 5812
Posted date Apr 13, 2020
Application number P2017-130833
Publication number P2019-016844A
Date of filing Jul 4, 2017
Date of publication of application Jan 31, 2019
Inventor
  • (In Japanese)田仲 顕至
  • (In Japanese)中野 慎介
  • (In Japanese)野坂 秀之
  • (In Japanese)小野寺 秀俊
  • (In Japanese)土谷 亮
  • (In Japanese)中尾 拓矢
Applicant
  • (In Japanese)日本電信電話株式会社
  • (In Japanese)国立大学法人京都大学
Title POWER SUPPLY BOUNCE ELIMINATION CIRCUIT AND AMPLIFICATION CIRCUIT
Abstract PROBLEM TO BE SOLVED: To provide a power supply bounce elimination circuit having a smaller circuit area than the conventional ones.
SOLUTION: A power supply bounce elimination circuit comprises: a level shifter circuit LS1 in which a power supply voltage Vdd is input and voltage conversion is performed, the power supply voltage being supplied to a source-grounded amplification circuit comprising an nMOS transistor M1 and a resistor RD; a non-inverting amplifier A2 amplifying the output voltage of the level shifter circuit LS1; and an nMOS transistor Mn serving as an amplifying element that applies a voltage on an output terminal of the source-grounded amplification circuit, the voltage being obtained by inverting the output voltage of the non-inverting amplifier A2.
Outline of related art and contending technology (In Japanese)

図11は一般的な電圧増幅回路の信号接続および電源接続を説明する回路図である。電圧増幅回路A100は、入力端子に入力電圧Vinが入力され、出力端子から出力電圧Voutを出力する。電圧増幅回路A100の正の電源端子は正電源Pに接続され、負の電源端子はグラウンドGに接続される。この電圧増幅回路A100に正の電源電圧Vddとグランド電位gndとを供給することで、増幅に必要な電荷が電圧増幅回路A100に輸送され、入力電圧Vinは出力電圧Voutに増幅される。そのため、電源電圧Vddを一定に保たなければ、安定した動作は保証されない。

こういった増幅回路を他のアナログ回路やデジタル回路と組み合わせることにより、様々な機能を実現することができる。しかしながら、増幅回路を集積させた場合、他の回路が正電源の動作に影響を与える。この影響は電源電圧Vddにバウンス(電源電圧変動)を発生させ、増幅回路の動作を乱す。よって、電源電圧Vddのバウンスを除去する方法が必要である。

従来、電源電圧Vddのバウンスを除去するために、図12のように電荷容量の大きなデカップリングコンデンサC100を正電源PとグラウンドGとの間に挿入している(非特許文献1参照)。デカップリングコンデンサC100の電荷容量Cは電極板面積Aと電極板間の距離d、誘電率εより式(1)のように定義される。式(1)から分かるように、デカップリングコンデンサC100で大きな電荷容量を実現するためには、大きな回路面積が必要である。

【数1】
(省略)

しかしながら、増幅回路を高密度に集積するためには、これまでのデカップリングコンデンサを用いる方法では、式(1)で説明した理由により省面積化が難しい。そのため、電源電圧Vddのバウンスを除去する省面積な機構が必要であった。

Field of industrial application (In Japanese)

本発明は、増幅回路における、電源電圧のバウンスに由来する雑音を除去する回路構成に関する技術であり、特に回路面積の高効率利用が可能な技術に関するものである。

Scope of claims (In Japanese)
【請求項1】
 
増幅回路に供給される電源電圧を入力とし、電圧変換を行う1個乃至2個のレベルシフタ回路と、
前記1個のレベルシフタ回路の出力電圧または前記2個のレベルシフタ回路の出力電圧の差を増幅する増幅器と、
この増幅器の出力電圧を反転させた電圧を前記増幅回路の出力端子に印加する増幅素子とを備えることを特徴とする電源バウンス除去回路。

【請求項2】
 
請求項1記載の電源バウンス除去回路において、
前記増幅回路は、ソース接地増幅回路であり、
前記レベルシフタ回路は、前記ソース接地増幅回路に供給される正の電源電圧を入力とする1個のレベルシフタ回路であり、
前記増幅器は、前記1個のレベルシフタ回路の出力電圧を増幅する非反転増幅器であり、
前記増幅素子は、前記ソース接地増幅回路を構成するソース接地トランジスタと前記ソース接地増幅回路の出力端子との間に挿入されたカスコード接続トランジスタからなり、前記カスコード接続トランジスタのゲート端子が前記非反転増幅器の出力端子と接続されることを特徴とする電源バウンス除去回路。

【請求項3】
 
請求項1記載の電源バウンス除去回路において、
前記増幅回路は、インバータ回路であり、
前記レベルシフタ回路は、前記インバータ回路に供給される正の電源電圧を入力とする1個のレベルシフタ回路であり、
前記増幅器は、前記1個のレベルシフタ回路の出力電圧を増幅する非反転増幅器であり、
前記増幅素子は、前記インバータ回路を構成するn型トランジスタと前記インバータ回路の出力端子との間に挿入されたカスコード接続n型トランジスタと、前記インバータ回路を構成するp型トランジスタと前記インバータ回路の出力端子との間に挿入されたカスコード接続p型トランジスタとからなり、前記カスコード接続n型トランジスタのゲート端子および前記カスコード接続p型トランジスタのゲート端子が前記非反転増幅器の出力端子と接続されることを特徴とする電源バウンス除去回路。

【請求項4】
 
請求項1記載の電源バウンス除去回路において、
前記増幅回路は、正負電源で動作するソース接地増幅回路であり、
前記レベルシフタ回路は、前記ソース接地増幅回路に供給される正の電源電圧を入力とする第1のレベルシフタ回路と、前記ソース接地増幅回路に供給される負の電源電圧を入力とする第2のレベルシフタ回路の2個の回路からなり、
前記増幅器は、前記第1、第2のレベルシフタ回路の出力電圧の差を増幅する差動入力単相出力型の差動増幅器であり、
前記増幅素子は、前記ソース接地増幅回路を構成するソース接地トランジスタと前記ソース接地増幅回路の出力端子との間に挿入されたカスコード接続トランジスタからなり、前記カスコード接続トランジスタのゲート端子が前記差動増幅器の出力端子と接続されることを特徴とする電源バウンス除去回路。

【請求項5】
 
請求項4記載の電源バウンス除去回路において、
前記第1、第2のレベルシフタ回路の出力の動作点が同じであることを特徴とする電源バウンス除去回路。

【請求項6】
 
請求項1乃至5のいずれか1項に記載の電源バウンス除去回路において、
前記1個乃至2個のレベルシフタ回路のそれぞれの入力端子と出力端子間に接続された1個乃至2個のコンデンサをさらに備えることを特徴とする電源バウンス除去回路。

【請求項7】
 
請求項1乃至6のいずれか1項に記載の電源バウンス除去回路において、
前記1個乃至2個のレベルシフタ回路は、それぞれ一端が正の電源電圧に接続され、他端がレベルシフタ回路の出力端子に接続された第1の抵抗と、一端がレベルシフタ回路の出力端子に接続され、他端がグラウンドまたは負の電源電圧に接続された第2の抵抗とからなることを特徴とする電源バウンス除去回路。

【請求項8】
 
請求項1乃至7のいずれか1項に記載の電源バウンス除去回路を備えることを特徴とする増幅回路。
IPC(International Patent Classification)
F-term
Drawing

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JP2017130833thum.jpg
State of application right Published
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