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光論理回路

国内特許コード P200016807
整理番号 5742
掲載日 2020年5月8日
出願番号 特願2017-036318
公開番号 特開2018-141892
登録番号 特許第6699826号
出願日 平成29年2月28日(2017.2.28)
公開日 平成30年9月13日(2018.9.13)
登録日 令和2年5月7日(2020.5.7)
発明者
  • 新家 昭彦
  • 納富 雅也
  • 野崎 謙悟
  • 北 翔太
  • 石原 亨
出願人
  • 日本電信電話株式会社
  • 国立大学法人京都大学
発明の名称 光論理回路
発明の概要 【課題】回路構成の簡素化と演算の高速化を両立させる。
【解決手段】光論理回路は、それぞれNビットの入力信号Xi,Yi(i=0,1,2)の論理演算を行う際に、対応するビットの入力信号に応じて、論理演算に必要な、上位ビットへの桁上げ信号Ci+1及びその否定信号バーCi+1を出力するビット毎の第1の論理回路(201ai,202ai)と、対応するビットの入力信号と下位ビットからの桁上げ信号Ci及びその否定信号バーCiとに応じて、ビット毎の論理演算の結果を出力するビット毎の第2の論理回路(203bi)とを備える。第1、第2の論理回路は、少なくとも一部が光回路からなり、この光回路を通る光信号の異なる波長に0,1の値を割り当て、桁上げ信号と論理演算の結果とを光信号で出力する。
【選択図】図3
従来技術、競合技術の概要

現在の電子演算回路は、その処理速度を向上させるため、そのチップサイズや素子サイズを極限まで小さくする工夫がなされている。その理由は、回路内の抵抗(R)とキャパシタンス(C)とが信号の伝搬を大きく律速しているため、演算速度を上げるにはチップサイズや素子サイズを小さくするしかないためである。そのため、狭面積の論理ブロックやコアに素子を詰め込み、マルチコア(multi-core)・メニーコア(many core)化などの工夫がなされているが、それらのコアを繋ぐための配線が新たな「遅延」を生み、演算の高速化に限界が見えつつある。

一方、光通信などで用いられる光配線や光パスゲートは、その配線経路内のCやRに無依存で光信号を伝播させることができる。また、ナノフォトニクスの進展により、光ゲートの消費エネルギーは飛躍的に改善され、そのエネルギーコスト[J/bit]は、CMOSゲートと光で同程度のレベルになりつつある。そのため、チップ内やチップ間の通信を光化する様々な研究がなされている。

しかしながら、従来の研究では、回路の演算時間を律速する演算経路(クリティカルパス)への配慮がなく、演算で生じる遅延を解決できていないという問題点があった。したがって、演算レベルで生じる遅延の問題を根本から解決するためには、チップ内やチップ間の光配線や光ゲートだけでなく、さらに粒度を細かくトランジスタレベルまで光化を進める必要がある。

ここで、光ゲートの電気制御ポート側から信号を入力する接続形態をカスケード接続、スイッチの光伝搬経路が連続的に接続されている形態をシリアル接続と定義する。例えばシリアル接続とカスケード接続が混在した光電融合型の回路を想定した場合、カスケード接続の部分が光と電気の境界となり、その境界において回路中を伝搬する光信号は一度電気に変換(OE(Optical-Electrical)変換)される必要がある。この変換は電気回路に律速されるため、OE変換が多用される回路は光を使うことのメリットが小さい。そのため、光と電気の境界、つまりカスケード接続の配置場所と数が回路構成の重要なポイントとなる。光伝搬経路中にOE変換を配置しない回路として、BDD(binary decision diagram)をベースとする光回路が提案されている。

例えば非特許文献1においては、加算の桁上げ信号経路にOE変換器を配置しない加算器(X+Yの演算回路)の構成が開示されている。全加算器を2×2光スイッチで構成したものを図19に示す。ここでXi,Yiは、i桁目の入力信号X,Yを構成するバイナリ信号、SiはXiとYiの加算結果を示す信号、Ciはi-1桁からの桁上げ信号、バーCiは信号Ciに対する否定の信号である。また、図19の100a(100a0~100a2),100c(100c0~100c2)は分波器、101a(101a0~101a2),101b(101b0~101b2),101c(101c0~101c2)は2×2光スイッチである。

図19に示した回路では、BDDに基づく大きな木構造(BDD回路)の各ノードに配置される光スイッチ101を信号Xi,Yiで電気的に制御する。これにより、光信号で各ノードの制御をする必要がなくなり、電気的に制御された経路に光信号を伝搬させるだけで、演算を実行することが可能となる。

BDDに基づく回路は、上段(2×2光スイッチ101a)、中段(2×2光スイッチ101b)、下段(2×2光スイッチ101c)の3段構成となっており、上段において桁上げ演算(carry)を実行し、下段において桁上げ演算の否定の演算(carryバー)を実行し、中段において各桁の加算(sum)を実行している。各段の演算は互いに関連している。このため、BDDに基づく回路は、上段、中段、下段の回路を接続するための光経路の交差が多数存在し、構成が複雑なものとなり、実現が困難な回路構成となってしまうという課題があった。

産業上の利用分野

本発明は、論理演算を光回路、または光回路と電気回路の混合回路で行う光論理回路に関するものである。

特許請求の範囲 【請求項1】
それぞれNビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、対応するビットの前記複数の入力信号に応じて、前記論理演算に必要な、上位ビットへの伝搬信号を出力するビット毎の第1の論理回路と、
対応するビットの前記複数の入力信号と下位ビットからの前記伝搬信号とに応じて、ビット毎の前記論理演算の結果を出力するビット毎の第2の論理回路とを備え、
前記第1、第2の論理回路は、少なくとも一部が光回路からなり、この光回路を通る光信号の異なる波長に0,1の値を割り当て、前記伝搬信号と前記論理演算の結果とを光信号で出力するものであり、
前記第1の論理回路は、
異なる波長の光を出力する第1、第2の光源と、
対応するビットの前記複数の入力信号のうち1種類の入力信号に応じて、前記第1、第2の光源からの光の通過/遮断をそれぞれ制御する第1、第2の光ゲートと、
この第1、第2の光ゲートから出力される波長の異なる光を合波する波長合波器と、
前記複数の入力信号に対する同一のビット同士の所定の論理関数の結果を出力する論理関数回路と、
この論理関数回路の出力に応じて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号と、前記波長合波器の出力とのうちいずれか一方を、上位ビットへの前記伝搬信号及びこの伝搬信号の否定信号として選択的に出力する第3の光ゲートとを含み、
前記第2の論理回路は、
下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号を分波する波長分波器と、
前記論理関数回路の出力に応じて、前記波長分波器によって分波された前記伝搬信号及びこの伝搬信号の否定信号のうちいずれか一方を、ビット毎の前記論理演算の結果として選択的に出力する第4の光ゲートとを含むことを特徴とする光論理回路。

【請求項2】
請求項記載の光論理回路において、
異なるビットごとに用いる前記光源の波長が異なることを特徴とする光論理回路。

【請求項3】
請求項記載の光論理回路において、
最下位ビットと最上位ビットとを除くビットにおいて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号の内、自身のビットに対応する波長の光信号を、自身のビットへの前記伝搬信号及びこの伝搬信号の否定信号として取り出して前記波長分波器に入力し、その他の波長の信号を前記第3の光ゲートに入力するWDMフィルタをさらに備え、
最上位ビットを除くビットの前記第1、第2の光源は、それぞれ自身のビットよりも上位のビットの個数の異なる波長が多重された光を出力することを特徴とする光論理回路。

【請求項4】
それぞれNビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、対応するビットの前記複数の入力信号に応じて、前記論理演算に必要な、上位ビットへの伝搬信号を出力するビット毎の第1の論理回路と、
対応するビットの前記複数の入力信号と下位ビットからの前記伝搬信号とに応じて、ビット毎の前記論理演算の結果を出力するビット毎の第2の論理回路とを備え、
前記第1、第2の論理回路は、少なくとも一部が光回路からなり、この光回路を通る光信号の異なる波長に0,1の値を割り当て、前記伝搬信号と前記論理演算の結果とを光信号で出力するものであり、
前記第1の論理回路は、
異なる波長の光を出力する第1、第2の光源と、
対応するビットの前記複数の入力信号のうち1種類の入力信号に応じて、前記第1の光源からの光及び前記第2の光源からの光のうちいずれか一方を選択的に出力する第1の光ゲートと、
対応するビットの前記複数の入力信号に応じて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号と、前記第1の光ゲートの出力とのうちいずれか一方を、上位ビットへの前記伝搬信号及びこの伝搬信号の否定信号として選択的に出力する第2の光ゲートとを含み、
前記第2の論理回路は、
対応するビットの前記複数の入力信号に応じて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号を2つの出力ポートのうちいずれか一方に選択的に出力する第3の光ゲートとを含むことを特徴とする光論理回路。

【請求項5】
それぞれNビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、対応するビットの前記複数の入力信号に応じて、前記論理演算に必要な、上位ビットへの伝搬信号を出力するビット毎の第1の論理回路と、
対応するビットの前記複数の入力信号と下位ビットからの前記伝搬信号とに応じて、ビット毎の前記論理演算の結果を出力するビット毎の第2の論理回路とを備え、
前記第1、第2の論理回路は、少なくとも一部が光回路からなり、この光回路を通る光信号の異なる波長に0,1の値を割り当て、前記伝搬信号と前記論理演算の結果とを光信号で出力するものであり、
前記第1の論理回路は、
異なる波長の光を出力する第1、第2の光源と、
対応するビットの前記複数の入力信号のうち1種類の入力信号に応じて、前記第1の光源からの光及び前記第2の光源からの光のうちいずれか一方を選択的に出力する第1の光ゲートと、
対応するビットの前記複数の入力信号に応じて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号と、前記第1の光ゲートの出力とのうちいずれか一方を、上位ビットへの前記伝搬信号及びこの伝搬信号の否定信号として選択的に出力する第2の光ゲートとを含み、
前記第2の論理回路は、
下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号を分波する波長分波器と、
対応するビットの前記複数の入力信号に応じて、前記波長分波器から第1の入力ポートに入力される前記伝搬信号を2つの出力ポートの一方に選択的に出力し、前記波長分波器から第2の入力ポートに入力される前記伝搬信号の否定信号を前記2つの出力ポートの他方に選択的に出力する第3の光ゲートとを含むことを特徴とする光論理回路。

【請求項6】
それぞれNビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、対応するビットの前記複数の入力信号に応じて、前記論理演算に必要な、上位ビットへの伝搬信号及びこの伝搬信号の否定信号を出力するビット毎の第1の論理回路と、
対応するビットの前記複数の入力信号と下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号とに応じて、ビット毎の前記論理演算の結果を出力するビット毎の第2の論理回路とを備え、
前記第1の論理回路は、少なくとも一部が光回路からなり、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号が入力され、上位ビットへの前記伝搬信号とこの伝搬信号の否定信号とを異なる波長の光で出力し、
前記第2の論理回路は、少なくとも一部が光回路からなり、前記論理演算の結果を光信号で出力することを特徴とする光論理回路。
国際特許分類(IPC)
Fターム
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出願権利状態 登録
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