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METHOD FOR MANUFACTURING SEMICONDUCTOR STACKED STRUCTURE AND SEMICONDUCTOR STACKED STRUCTURE UPDATE_EN

Patent code P200016927
File No. (FU802)
Posted date Jun 3, 2020
Application number P2019-157855
Publication number P2020-038968A
Date of filing Aug 30, 2019
Date of publication of application Mar 12, 2020
Priority data
  • P2018-163908 (Aug 31, 2018) JP
Inventor
  • (In Japanese)橋本 明弘
Applicant
  • (In Japanese)国立大学法人福井大学
Title METHOD FOR MANUFACTURING SEMICONDUCTOR STACKED STRUCTURE AND SEMICONDUCTOR STACKED STRUCTURE UPDATE_EN
Abstract PROBLEM TO BE SOLVED: To provide a semiconductor stacked structure and a method for manufacturing the semiconductor stacked structure that form a semiconductor layer having a low dislocation density compared with a prior art.
SOLUTION: A method for manufacturing a semiconductor stacked structure includes: a step in which a single domain seed layer 2 is stacked on a substrate 1 at a critical film thickness or less; a step in which the substrate 1 on which the seed layer 2 is stacked is heat-treated and a sacrificial layer 31 is formed on a boundary surface with the seed layer 2, and coupling of the seed layer 2 with the substrate 1 is determined as a coupling achieved by applying mainly an intermolecular force to determine the seed layer 2 as a sacrificial seed layer 30; and a step in which a semiconductor crystal layer 4 of a single element or a compound is grown on the sacrificial seed layer 30.
Outline of related art and contending technology (In Japanese)

従来の半導体の製造方法として、バッファ層上の窒化物系III‐V族化合物半導体の転位密度を小さくする半導体積層構造体の製造方法が知られている(例えば、特許文献1参照。)。

この半導体積層構造体の製造方法は、SiC基板上にAlNからなるバッファ層を形成し、当該バッファ層上にGa層を堆積させ、当該Ga層の表面に窒素源を照射し、当該Ga層を転位が少ないGaN層の下層部と、当該下層部より転位の少ないGaN層の上層部として再構築し、当該GaN層の上層部上にGaN層を形成することで転位密度の小さいGaN層を得る。

また、同様に、バッファ層上の窒化物系III‐V族化合物半導体の転位密度を小さくする半導体積層構造体の製造方法が知られている(例えば、特許文献2参照。)。

この半導体積層構造の製造方法は、SiC基板上にAlNからなるバッファ層を形成し、当該バッファ層上にGaN層を成長させ、バッファ層とGaN層の界面近傍にGaイオンを打ち込んでAlNのバッファ層とGaN層との界面付近にアモルファスの層を形成し、その後、基板温度を800℃まで上げてアモルファスの層の上のGaN層を再結晶化して転位の少ないGaN層を形成する。

Field of industrial application (In Japanese)

本発明は、半導体積層構造体の製造方法及び半導体積層構造体に関する。

Scope of claims (In Japanese)
【請求項1】
 
基板上にシングルドメインのシード層が臨界膜厚以下で積層される工程と、
前記シード層が積層された前記基板が熱処理されて前記シード層との界面に犠牲層が形成され、当該犠牲層によって前記基板と前記シード層との結合が分子間力を主とした結合にされることで前記シード層が犠牲シード層とされる工程と、
前記犠牲シード層上に単元素又は化合物の半導体結晶層が前記犠牲シード層の膜厚以上に成長される工程とを含む半導体積層構造体の製造方法。

【請求項2】
 
前記基板と前記犠牲シード層とが前記犠牲層で剥離される工程をさらに含む請求項1に記載の半導体積層構造体の製造方法。

【請求項3】
 
前記半導体結晶層の前記犠牲シード層側の面が研磨又はエッチングされ前記犠牲シード層が剥離される工程をさらに含む請求項2に記載の半導体積層構造体の製造方法。

【請求項4】
 
前記犠牲層の膜厚は、前記シード層が積層された前記基板が熱処理される際の条件、及び前記シード層の膜厚に基づき定められる請求項1から3のいずれか1項に記載の半導体積層構造の製造方法。

【請求項5】
 
SiC基板上にシングルドメインのAlN層が臨界膜厚以下で積層される工程と、
前記AlN層が積層されたSiC基板が熱処理されて前記AlN層との界面にグラフェン層が形成され、当該グラフェン層によって前記SiC基板と前記AlN層との結合が分子間力を主とした結合にされることで前記AlN層が犠牲シード層とされる工程と、
前記犠牲シード層となったAlN層上に単元素又は化合物の半導体結晶層が成長される工程とを含む半導体積層構造体の製造方法。

【請求項6】
 
前記SiC基板と前記AlN層が前記グラフェン層で剥離される工程をさらに含む請求項5に記載の半導体積層構造体の製造方法。

【請求項7】
 
前記半導体結晶層の前記AlN層側の面が研磨され前記AlN層が剥離される工程をさらに含む請求項6に記載の半導体積層構造体の製造方法。

【請求項8】
 
シングルドメインの犠牲シード層と、
前記犠牲シード層上に成長された単元素又は化合物の半導体結晶層とを有する半導体積層構造体。

【請求項9】
 
基板上にシード層が形成された後、当該基板と当該シード層が熱処理され当該基板の当該シード層との界面に得られた分子間力を主とした結合力で結合する犠牲層を前記犠牲シード層下にさらに有する請求項8に記載の半導体積層構造体。

【請求項10】
 
前記基板をさらに有する請求項9に記載の半導体積層構造体。

【請求項11】
 
シングルドメインのAlN層と、
前記AlN層上に成長されたSi又はIII‐V族化合物半導体層とを有する半導体積層構造体。

【請求項12】
 
SiC基板上に臨界膜厚以下で前記AlN層が形成された後、当該SiC基板と当該AlN層が熱処理され当該SiC基板の当該AlN層との界面に得られた分子間力を主とした結合力で結合するグラフェン層をさらに有する請求項11に記載の半導体積層構造体。

【請求項13】
 
前記SiC基板をさらに有する請求項12に記載の半導体積層構造体。
IPC(International Patent Classification)
F-term
Drawing

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JP2019157855thum.jpg
State of application right Published
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