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(In Japanese)データ処理装置

Patent code P200017144
File No. (S2017-0666-N0)
Posted date Aug 11, 2020
Application number P2019-517698
Date of filing May 10, 2018
International application number JP2018018169
International publication number WO2018207883
Date of international filing May 10, 2018
Date of international publication Nov 15, 2018
Priority data
  • P2017-096061 (May 12, 2017) JP
Inventor
  • (In Japanese)中島 康彦
Applicant
  • (In Japanese)国立大学法人奈良先端科学技術大学院大学
Title (In Japanese)データ処理装置
Abstract (In Japanese)複数の基本ユニット(10)が相互接続されるデータ処理装置(1)である。各基本ユニット(10)はユニット間レジスタ部(11)を含み、各基本ユニット(10)は、ユニット間レジスタ部(11)からデータを読み出し、当該データを用いた演算後、各実行サイクルにおいて後段のユニットに含まれるユニット間レジスタ部(21)のうちの各実行サイクルに対応するレジスタ群を更新する演算をパイプライン実行する。
Outline of related art and contending technology (In Japanese)

複数の演算器を二次元ネットワークにより相互接続した構成を備えたシストリックアレイ型アクセラレータが従来技術として知られている(特許文献1)。

特許文献1に開示された従来のアクセラレータでは、その配線量の多さがFPGA(Field Programmable Gate Array)やLSI(Large Scale Integrated Circuit)に実装する際の問題となりやすい。FPGAやLSIの回路規模が大きくなればなるほど、配線の信号遅延が増大することになるからである。

また、特許文献1のアクセラレータでは、各演算器には自演算器の結果を自身の入力にバイパスさせる自己ループが備えられている。各演算器が自演算器の結果を自演算器で使用するためである。

演算器の自己ループ構造が必要となるアキュムレート演算に対応するためには、演算器をパイプライン化して演算器の性能を向上させる手法を適用することはできない。非パイプライン処理は演算器の使用効率を低下させる要因となる。

例えば、特許文献1のアクセラレータでは、演算器は複数のブロックから構成されており、その回路構成からすればパイプライン処理は可能であるといえる。しかし、演算結果を次の実行サイクルの入力とする演算を実行する場合、各ブロック間でデータの受け渡しが必要となるので、パイプライン処理を行うことはできない。それゆえ、演算回路の使用率は数分の1程度になり、その使用効率は低下することになる。

Field of industrial application (In Japanese)

本発明は、コンピュータシステムに用いられるデータ処理装置に関する。

Scope of claims (In Japanese)
【請求項1】
 
複数の演算器及び複数のレジスタを備え、アキュムレート演算可能な自己ループ構造を持つ、複数のユニットが相互接続されるデータ処理装置であって、
各ユニットは、各ユニットの前段のユニット側に配置されたユニット間レジスタ部を含み、
前記各ユニットは、前記ユニット間レジスタ部からデータを読み出し、当該データを用いて演算を行った後、各実行サイクルにおいて後段のユニットに含まれるユニット間レジスタ部のうちの各実行サイクルに対応するレジスタを更新する演算をパイプライン実行することにより、自己ループ命令を含む命令から構成される命令列を実行することを特徴とするデータ処理装置。

【請求項2】
 
前記各ユニットは、前記ユニット間レジスタ部からアドレス情報を読み出し、当該アドレス情報を用いてアドレスを生成した後、各実行サイクルにおいて後段のユニットに含まれるユニット間レジスタ部を更新するメモリ読み出しをパイプライン実行することにより、自己ループアドレス生成を含むメモリ参照命令から構成される命令列を実行することを特徴とする請求項1に記載のデータ処理装置。

【請求項3】
 
前記各ユニットは、メモリブロック、及び前記生成されたアドレスを書き換えるアドレス書き換え部を含み、
前記各ユニットは、
前記メモリブロックを分割する場合には、前記アドレス書き換え部によって書き換えられたアドレスを用いて前記メモリブロックへの書き込みを行い、
前記メモリブロックを分割しない場合には、前記生成されたアドレスを用いて前記メモリブロックへの書き込みを行うことを特徴とする請求項2に記載のデータ処理装置。

【請求項4】
 
前記ユニット間レジスタ部は、第1レジスタ群及び第2レジスタ群を含み、
前記各ユニットは、前記第1レジスタ群及び第2レジスタ群を、それぞれ、書き込みレジスタ群又は読み出しレジスタ群として、排他的に使用することを特徴とする請求項1~3のいずれか1項に記載のデータ処理装置。

【請求項5】
 
前記各ユニットは、前記ユニット間レジスタ部から読み出されたアドレス情報を用いてアドレスを生成するアドレス生成器を含み、
各実行サイクルに対応する演算及びアドレス生成の組に関連付けられるメモリ空間であって、実行サイクル間で互いに独立したメモリ空間又は実行サイクル間で共有されるメモリ空間を対象として、前記メモリブロックを参照することを特徴とする請求項3に記載のデータ処理装置。

【請求項6】
 
前記各ユニットは、1つの前記演算器と、1組の前記アドレス生成器及び前記アドレス書き換え部と、1つの前記メモリブロックとを用いて、各実行サイクルに対応する、実行サイクル数分の前記演算器と、実行サイクル数組の前記アドレス生成器及び前記アドレス書き換え部と、実行サイクル数分のメモリブロックとを有するハードウェア構成の機能と等価な機能を提供することを特徴とする請求項5に記載のデータ処理装置。
IPC(International Patent Classification)
F-term
Drawing

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JP2019517698thum.jpg
State of application right Published
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