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ELECTRONIC CIRCUIT UPDATE_EN

Patent code P210017421
File No. J1013-04JP-2
Posted date Jan 29, 2021
Application number P2019-124905
Publication number P2019-216423A
Patent number P6830681
Date of filing Jul 4, 2019
Date of publication of application Dec 19, 2019
Date of registration Jan 29, 2021
Priority data
  • P2015-075481 (Apr 1, 2015) JP
Inventor
  • (In Japanese)菅原 聡
  • (In Japanese)山本 修一郎
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
Title ELECTRONIC CIRCUIT UPDATE_EN
Abstract PROBLEM TO BE SOLVED: To reduce power consumption of an electronic circuit.
SOLUTION: An electronic circuit comprises: a bistable circuit that comprises a first inverter and a second inverter connected between a first power supply supplied with a first power supply voltage and a second power supply supplied with a second power supply voltage lower than the first power supply voltage and that form a loop, and a switch on/off-controlled in synchronization with a clock signal in the loop; a clock supply circuit that supplies the clock signal to the switch; and a power supply circuit that supplies a first voltage as a power supply voltage that is a difference between the first power supply voltage and the second power supply voltage when the clock supply circuit supplies no clock signal, and supplies a second voltage higher than the first voltage as the power supply voltage when the clock supply circuit supplies the clock signal.
Outline of related art and contending technology (In Japanese)

CMOS(Complementary Metal Oxide Semiconductor)集積回路等の集積回路の消費電力を削減する技術として、例えばパワーゲーティング(PG)技術がある。パワーゲーティング技術においては、電源遮断時の情報の保持が課題となる。このような情報の保持のため、記憶回路に不揮発性メモリ等の不揮発性回路を用いることが検討されている(特許文献1)。また、集積回路の消費電力を低減するため、低電圧駆動技術が検討されている。

Field of industrial application (In Japanese)

本発明は、電子回路に関し、例えばインバータ回路を有する電子回路に関する。

Scope of claims (In Japanese)
【請求項1】
 
第1電源電圧が供給される第1電源と前記第1電源電圧より低い第2電源電圧が供給される第2電源との間に接続され、ループを形成する第1インバータおよび第2インバータと、前記ループ内にクロック信号に同期しオンおよびオフするスイッチと、を備える双安定回路と、
前記スイッチに前記クロック信号を供給するクロック供給回路と、
前記クロック供給回路が前記クロック信号を供給しないとき前記第1電源電圧と前記第2電源電圧との差である電源電圧として前記双安定回路データを保持できる電圧である第1電圧を供給し、前記クロック供給回路が前記クロック信号を供給するとき前記電源電圧として前記第1電圧より高い第2電圧を供給する電源供給回路と、
を具備し、
前記第1インバータおよび前記第2インバータは第1モードと第2モードが切り替わるインバータ回路であり、
前記電源供給回路は、前記第1インバータおよび前記第2インバータが前記第1モードでありかつ前記クロック供給回路が前記クロック信号を供給しないとき前記電源電圧として前記第1電圧を供給し、前記第1インバータおよび前記第2インバータが前記第2モードでありかつ前記クロック供給回路が前記クロック信号を供給するとき前記電源電圧として前記第2電圧を供給し、
前記第1モードは伝達特性にヒステリシスを有するモードであり前記第2モードは伝達特性にヒステリシスがないモードである、または、前記第1モードは前記第2モードより伝達特性が急峻であるモードであることを特徴とする電子回路。

【請求項2】
 
第1電源電圧が供給される第1電源と前記第1電源電圧より低い第2電源電圧が供給される第2電源との間に接続され、ループを形成する第1インバータおよび第2インバータと、前記第1インバータおよび第2インバータのうち少なくとも1つ内にクロック信号に同期しオンおよびオフするスイッチと、を備える双安定回路と、
前記スイッチに前記クロック信号を供給するクロック供給回路と、
前記クロック供給回路が前記クロック信号を供給しないとき前記第1電源電圧と前記第2電源電圧との差である電源電圧として前記双安定回路データを保持できる電圧である第1電圧を供給し、前記クロック供給回路が前記クロック信号を供給するとき前記電源電圧として前記第1電圧より高い第2電圧を供給する電源供給回路と、
を具備し、
前記第1インバータおよび前記第2インバータは第1モードと第2モードが切り替わるインバータ回路であり、
前記電源供給回路は、前記第1インバータおよび前記第2インバータが前記第1モードでありかつ前記クロック供給回路が前記クロック信号を供給しないとき前記電源電圧として前記第1電圧を供給し、前記第1インバータおよび前記第2インバータが前記第2モードでありかつ前記クロック供給回路が前記クロック信号を供給するとき前記電源電圧として前記第2電圧を供給し、
前記第1モードは伝達特性にヒステリシスを有するモードであり前記第2モードは伝達特性にヒステリシスがないモードである、または、前記第1モードは前記第2モードより伝達特性が急峻であるモードであることを特徴とする電子回路。

【請求項3】
 
前記双安定回路を有するマスタスレーブ型フリップフロップ回路を備える請求項1または2に記載の電子回路。
IPC(International Patent Classification)
F-term
Drawing

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JP2019124905thum.jpg
State of application right Registered
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