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(In Japanese)個別昇圧回路、昇圧回路、及び電子機器 meetings

Patent code P210017455
File No. (S2018-0928-N0)
Posted date Mar 12, 2021
Application number P2019-571749
Patent number P6664736
Date of filing Aug 26, 2019
Date of registration Feb 21, 2020
International application number JP2019033311
Date of international filing Aug 26, 2019
Priority data
  • P2018-159617 (Aug 28, 2018) JP
Inventor
  • (In Japanese)吉田 慎哉
  • (In Japanese)中村 力
Applicant
  • (In Japanese)国立大学法人東北大学
Title (In Japanese)個別昇圧回路、昇圧回路、及び電子機器 meetings
Abstract (In Japanese)微弱な電源電圧からより確実に目標となる電圧まで昇圧できる個別昇圧回路を提供することである。
第1クロック電圧がゲートに印加されて、オン、オフ動作を行う第1PMOSトランジスタと、前記第1クロック電圧と相反関係にある第2クロック電圧がゲートに印加されて、オン、オフ動作を行う第2PMOSトランジスタと、補助コンデンサと、昇圧コンデンサと、第1PMOSトランジスタがオフ状態で、第2PMOSトランジスタがオン状態となるときに、外部電源からの電源電圧によって第2PMOSトランジスタを通して補助コンデンサを充電させる補助充電回路211と、第1PMOSトランジスタがオン状態で、第2スイッチングトランジスタがオフ状態となるときに、補助コンデンサを介して前記第2クロック電圧によって第1PMOSトランジスタを通して昇圧コンデンサを充電させる昇圧充電回路212と、を有する構成となる。
Outline of related art and contending technology (In Japanese)

特許文献1には、種々のタイプのチャージポンプ回路(昇圧回路)が開示されている。これらいずれのタイプのチャージポンプ回路も、複数段の個別昇圧回路が直列的に接続された構成となっている。このようなチャージポンプ回路では、各段の個別昇圧回路における一又は複数のスイッチングトランジスタ(電荷転送スイッチ)のクロック電圧によるオン、オフ動作により、ポンプコンデンサ(昇圧コンデンサ)への充電と、そのポンプコンデンサの充電電圧のクロック電圧による昇圧、更に、昇圧後の電圧の前記ポンプコンデンサから次段の昇圧回路への転送とが順次繰り返し行われる。これにより、各段の個別昇圧回路におけるポンプコンデンサでの充電電圧が、当該チャージポンプ回路に対する入力電圧VINから順次後段にいくほど上昇していき、最終段の個別昇圧回路では、そのポンプコンデンサには前記入力電圧VINより高い電圧が蓄積(蓄電)される。そして、このようなチャージポンプ回路(昇圧回路)を搭載した電子機器では、最終段の個別昇圧回路におけるポンプコンデンサの充電電圧を電源電圧として利用することができる。

このようなチャージポンプ回路(昇圧回路)によれば、コイル等を用いることなく昇圧が可能であるので、一般的に小型化することが可能であり、その結果、電子機器の小型化に寄与することができる。

Field of industrial application (In Japanese)

本発明は、個別昇圧回路、その個別昇圧回路を用いた昇圧回路、及びその昇圧回路を搭載した電子機器に関する。

Scope of claims (In Japanese)
【請求項1】
 
高電圧値と該高電圧値より低い低電圧値との間で変化する第1クロック電圧に同期して動作し、前記第1クロック電圧が高電圧値のときオフ状態であって、前記第1クロック電圧が低電圧値のときにオン状態となる前記第1クロック電圧がゲートに印加する第1PMOSトランジスタと、
前記第1クロック電圧と相反関係にある第2クロック電圧に同期して動作し、前記第2クロック電圧が高電圧値のときにオフ状態であって、前記第2クロック電圧が低電圧値のときオン状態となる前記第2クロック電圧がゲートに印加する第2PMOSトランジスタと、
補助コンデンサと、
前記第1PMOSトランジスタがオフ状態で、前記第2PMOSトランジスタがオン状態となるときに、供給電圧によって前記第2PMOSトランジスタを通して前記補助コンデンサを充電させる補助充電回路と、
前記第1PMOSトランジスタがオン状態で、前記第2PMOSトランジスタがオフ状態となるときに、前記供給電圧によって充電された前記補助コンデンサを介し、前記第2クロック電圧に対応する電圧によって前記第1PMOSトランジスタを通して後段の回路に電圧を供給する昇圧充電回路と、を有する個別昇圧回路。

【請求項2】
 
前記第1PMOSトランジスタのソースが前記後段の回路に接続され、
前記第2PMOSトランジスタのソースが、前記補助コンデンサに接続されるとともに、前記第1PMOSトランジスタのドレインに接続され、
前記第2PMOSトランジスタのドレインが前記供給電圧の電源に接続され、
前記補助充電回路は、前記電源から前記第2PMOSトランジスタのドレインを通ってソースを抜けて前記補助コンデンサに至る回路を含み、
前記昇圧充電回路は、前記補助コンデンサから前記第1PMOSトランジスタのドレインを通ってソースを抜けて前記後段の回路に至る回路を含む、請求項1記載の個別昇圧回路。

【請求項3】
 
前記補助コンデンサを通して前記第2クロック電圧を前記第2PMOSトランジスタのゲートに印加させる回路を有する、請求項2記載の個別昇圧回路。

【請求項4】
 
第1基準クロック電圧から前記第1PMOSトランジスタのゲートに前記第1クロック電圧として印加されるクロック電圧を生成する第1クロックバッファ回路と、
前記第1基準クロック電圧と相反関係にある第2基準クロック電圧から前記第2PMOSトランジスタのゲートに前記第2クロック電圧として印加されるクロック電圧を生成する第2クロックバッファ回路と、を有する請求項2記載の個別昇圧回路。

【請求項5】
 
第1PMOSトランジスタと、
第2PMOSトランジスタと、
補助コンデンサと、
後段の回路と、
を備え、
前記第1PMOSトランジスタのソースが前記後段の回路に接続され、
前記第2PMOSトランジスタのゲート及びソースが、前記補助コンデンサに接続されるとともに、前記第1PMOSトランジスタのドレインに接続され、
前記第2PMOSトランジスタのドレインは供給電圧の電源に接続され、
前記第1PMOSトランジスタのゲートと、前記補助コンデンサとは、相反関係にある第1クロック電圧及び第2クロック電圧にそれぞれ接続される、
個別昇圧回路。

【請求項6】
 
前記第1PMOSトランジスタのp型基板内のnウェルが、前記後段の回路に接続され、
前記第2PMOSトランジスタのp型基板のnウェルが、前記補助コンデンサに接続される、請求項5記載の個別昇圧回路。

【請求項7】
 
高電圧値と該高電圧値より低い低電圧値との間で変化する第1クロック電圧に同期して動作し、前記第1クロック電圧が高電圧値のときにオフ状態であって、前記第1クロック電圧が低電圧値のときにオン状態となる、第1スイッチングトランジスタ及び第4スイッチングトランジスタと、
前記第1クロック電圧と相反関係にある第2クロック電圧に同期して動作し、前記第2クロック電圧が高電圧値のときにオフ状態であって、前記第2クロック電圧が低電圧値のときにオン状態となる、第2スイッチングトランジスタ及び第3スイッチングトランジスタと、
第1補助コンデンサと、
第2補助コンデンサと、
前記第2スイッチングトランジスタがオフ状態で、前記第4スイッチングトランジスタがオン状態となるときに、供給電圧によって前記第4スイッチングトランジスタを通して前記第1補助コンデンサを充電させる第1補助充電回路と、
前記第2スイッチングトランジスタがオン状態で、前記第4スイッチングトランジスタがオフ状態となるときに、前記供給電圧によって充電された前記第1補助コンデンサを介し、前記第1クロック電圧に対応する電圧によって前記第2スイッチングトランジスタを通して後段の回路に電圧を供給する第1昇圧充電回路と、
第1スイッチングトランジスタがオフ状態で、前記第3スイッチングトランジスタがオン状態となるときに、前記供給電圧によって前記第3スイッチングトランジスタを通して前記第2補助コンデンサを充電させる第2補助充電回路と、
前記第1スイッチングトランジスタがオン状態で、前記第3スイッチングトランジスタがオフ状態となるときに、前記供給電圧によって充電された前記第2補助コンデンサを介し、前記第2クロック電圧に対応する電圧によって前記第1スイッチングトランジスタを通して前記後段の回路に電圧を供給する第2昇圧充電回路と、を有する個別昇圧回路。

【請求項8】
 
前記第1スイッチングトランジスタは、前記第1クロック電圧がゲートに印加する第1PMOSトランジスタであり、前記第2スイッチングトランジスタは、前記第2クロック電圧がゲートに印加する第2PMOSトランジスタであり、前記第3スイッチングトランジスタは、前記第2クロック電圧がゲートに印加する第3PMOSトランジスタであり、前記第4スイッチングトランジスタは、前記第1クロック電圧がゲートに印加する第4PMOSトランジスタである、請求項7記載の個別昇圧回路。

【請求項9】
 
前記第1PMOSトランジスタのソースが後段の回路に接続され、
前記第2PMOSトランジスタのソースが前記後段の回路に接続され、
前記第3PMOSトランジスタのソースが、前記第2補助コンデンサに接続されるとともに、前記第1PMOSトランジスタのドレインに接続され、
前記第4PMOSトランジスタのソースが、前記第1補助コンデンサに接続されるとともに、前記第2PMOSトランジスタのドレインに接続され、
前記第1補助充電回路は、前記供給電圧の電源から前記第4PMOSトランジスタのドレインを通ってソースを抜けて前記第1補助コンデンサに至る回路を含み、
前記第2補助充電回路は、前記電源から前記第3PMOSトランジスタのドレインを通ってソースを抜けて前記第2補助コンデンサに至る回路を含み、
前記第1昇圧充電回路は、前記第1補助コンデンサから、前記第2PMOSトランジスタのドレインを通ってソースを抜けて前記後段の回路に至る回路を含み、
前記第2昇圧充電回路は、前記第2補助コンデンサから、前記第1PMOSトランジスタのドレインを通ってソースを抜けて前記後段の回路に至る回路を含む、請求項8記載の個別昇圧回路。

【請求項10】
 
前記第1補助コンデンサを通して前記第1クロック電圧を前記第1PMOSトランジスタのゲート及び前記第4PMOSトランジスタのゲートに印加させる回路を有する、請求項8または9記載の個別昇圧回路。

【請求項11】
 
前記第2補助コンデンサを通して前記第2クロック電圧を前記第2PMOSトランジスタのゲート及び前記第3PMOSトランジスタのゲートに印加させる回路を有する、請求項8乃至10のいずれかに記載の個別昇圧回路。

【請求項12】
 
第1基準クロック電圧から前記第1PMOSトランジスタのゲートに前記第1クロック電圧として印加されるクロック電圧を生成する第1クロックバッファ回路と、
前記第1基準クロック電圧から前記第3PMOSトランジスタのゲートに前記第2クロック電圧として印加されるクロック電圧を生成する第2クロックバッファ回路と、
前記第1基準クロック電圧と相反関係にある第2基準クロック電圧から前記第2PMOSトランジスタのゲートに前記第2クロック電圧として印加されるクロック電圧を生成する第3クロックバッファ回路と、
前記第2基準クロック電圧から前記第4PMOSトランジスタのゲートに前記第1クロック電圧として印加されるクロック電圧を生成する第4クロックバッファ回路と、を有する請求項8または9記載の個別昇圧回路。

【請求項13】
 
前記第1昇圧充電回路は、前記供給電圧によって充電された前記第1補助コンデンサを介し、前記第1基準クロック電圧によって前記第2PMOSトランジスタを通して前記後段の回路に電圧を供給する回路を含む、請求項12記載の個別昇圧回路。

【請求項14】
 
前記第2昇圧充電回路は、前記供給電圧によって充電された前記第2補助コンデンサを介し、前記第2基準クロック電圧によって前記第1PMOSトランジスタを通して前記後段の回路に電圧を供給する回路を含む、請求項12または13記載の個別昇圧回路。

【請求項15】
 
第1PMOSトランジスタと、
第2PMOSトランジスタと、
第3PMOSトランジスタと、
第4PMOSトランジスタと、
第1補助コンデンサと、
第2補助コンデンサと、
を備え、
前記第1PMOSトランジスタのソースが後段の回路に接続され、
前記第2PMOSトランジスタのソースが前記後段の回路に接続され、
前記第3PMOSトランジスタのゲート及びソースが、前記第2PMOSトランジスタのゲート及び前記第2補助コンデンサに接続されるとともに、前記第1PMOSトランジスタのドレインに接続され、
前記第4PMOSトランジスタのソースが、前記第1PMOSトランジスタのゲート及び第1補助コンデンサに接続されるとともに、前記第2PMOSトランジスタのドレインに接続され、
前記第3PMOSトランジスタのドレイン及び前記第4PMOSトランジスタのドレインは供給電圧の電源に接続され、
前記第1補助コンデンサ及び前記第2補助コンデンサは、相反関係にある第1クロック電圧及び第2クロック電圧にそれぞれ接続される、個別昇圧回路。

【請求項16】
 
前記第1PMOSトランジスタのp型基板のnウェルは、前記後段の回路に接続され、
前記第2PMOSトランジスタのp型基板のnウェルは、前記後段の回路に接続され、
前記第3PMOSトランジスタのp型基板のnウェルは、前記第2補助コンデンサに接続され、
前記第4PMOSトランジスタのp型基板のnウェルは、前記第1補助コンデンサに接続される、請求項15記載の個別昇圧回路。

【請求項17】
 
直列的に接続される複数段の個別昇圧回路を有する昇圧回路であって、
前記複数段の個別昇圧回路のそれぞれは、請求項1乃至6のいずれかに記載の個別昇圧回路を含み、
初段の個別昇圧回路は、外部電源の電源電圧が前記供給電圧として入力し、初段以外の各段の個別昇圧回路は、前段の前記個別昇圧回路における前記後段の回路に電圧を前記供給電圧として入力する、昇圧回路。

【請求項18】
 
前記複数段の個別昇圧回路のそれぞれは、請求項4記載の個別昇圧回路を含み、
初段以外の各段の個別昇圧回路の前記第1クロックバッファ回路は、前段の個別昇圧回路における前記第1クロックバッファ回路からのクロック電圧を前記第1基準クロック電圧として入力し、
初段以外の各段の個別昇圧回路の前記第2クロックバッファ回路は、前段の個別昇圧回路における前記第2クロックバッファ回路からのクロック電圧を前記第2基準クロック電圧として入力する、請求項17記載の昇圧回路。

【請求項19】
 
直列的に接続される複数段の個別昇圧回路を有する昇圧回路であって、
前記複数段の個別昇圧回路のそれぞれは、請求項7乃至16のいずれかに記載の個別昇圧回路を含み、
初段の個別昇圧回路は、外部電源の電源電圧を前記供給電圧として入力し、初段以外の各段の個別昇圧回路は、前段の前記個別昇圧回路における前記後段の回路に充電された電圧を前記供給電圧として入力する、昇圧回路。

【請求項20】
 
前記複数段の個別昇圧回路のそれぞれは、請求項12乃至14のいずれかに記載の個別昇圧回路を含み、
初段以外の各段の個別昇圧回路の前記第1クロックバッファ回路及び前記第2クロックバッファ回路は、前段の個別昇圧回路における前記第1クロックバッファ回路からのクロック電圧を、前記第1基準クロック電圧として入力し、
初段以外の各段の個別昇圧回路の前記第3クロックバッファ回路及び前記第4クロックバッファ回路は、前段の個別昇圧回路における前記第3クロックバッファ回路からのクロック電圧を第2基準クロック電圧として入力する、請求項19記載の昇圧回路。

【請求項21】
 
請求項1乃至16のいずれかに記載の個別昇圧回路を含む昇圧回路、または、請求項17乃至20のいずれかに記載の昇圧回路と、
前記昇圧回路からの電圧供給により動作する動作回路と、を有する電子機器。
IPC(International Patent Classification)
F-term
State of application right Registered
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