演算装置及び演算システム

国内特許コード	P210017520
整理番号	08672-JP
掲載日	2021年4月7日
出願番号	特願2017-095803
公開番号	特開2018-194905
登録番号	特許第6829838号
出願日	平成29年5月12日(2017.5.12)
公開日	平成30年12月6日(2018.12.6)
登録日	令和3年1月27日(2021.1.27)
発明者	牧野 淳一郎 村主 崇行 坪内 美幸 名村 健
出願人	国立研究開発法人理化学研究所
発明の名称	演算装置及び演算システム
発明の概要	【課題】回路規模を拡大することなく、演算性能を向上可能な演算装置を提供すること。 【解決手段】演算装置１Ａは、ＭＯＤＥ信号が第２演算モードを示す場合には、上位データｄｉｎ１＿ｈを出力データｄｏｕｔ１及び出力データｄｏｕｔ５とし、下位データｄｉｎ１＿ｌを出力データｄｏｕｔ３及び出力データｄｏｕｔ７として出力し、上位データｄｉｎ２＿ｈを出力データｄｏｕｔ２とし、下位データｄｉｎ２＿ｌを出力データｄｏｕｔ４として出力するとともに、上位データｄｉｎ３＿ｈを出力データｄｏｕｔ６とし、下位データｄｉｎ３＿ｌを出力データｄｏｕｔ８として出力するデータマルチプレクサ１１と、それぞれが２つの出力データの乗算を行う乗算器１２～１５と、を備える。 【選択図】図３
従来技術、競合技術の概要	従来、複数のデータに対し同一の演算を同時に行うことが可能なＳＩＭＤ（Single Instruction Multiple Data）演算器が知られている。例えば、ＳＩＭＤ演算器を構成する各演算器に浮動小数点演算器を用いることにより、プロセッサの１コアにおいて並列浮動小数点演算が実現される。このような演算器では、供給可能なデータのビット数が一定であることから、例えば、２つの倍精度データに代えて、４つの単精度データを供給することにより、倍精度の１演算と単精度の２演算とを切り替えることが可能となる（例えば、特許文献１参照）。
産業上の利用分野	本発明は、演算装置及び演算システムに関する。
特許請求の範囲	【請求項１】 それぞれが第１ビット数を有する第１～第３入力データを入力し、演算モードを示すモード信号に応じて、それぞれが前記第１ビット数の半分の第２ビット数を有する第１～第８出力データを出力するマルチプレクサと、 前記第１出力データと前記第２出力データとの乗算を行う第１乗算器と、 前記第３出力データと前記第４出力データとの乗算を行う第２乗算器と、 前記第５出力データと前記第６出力データとの乗算を行う第３乗算器と、 前記第７出力データと前記第８出力データとの乗算を行う第４乗算器と、 を備え、 前記マルチプレクサは、 前記モード信号が前記第１ビット数を有するデータを用いた第１演算モードを示す場合には、前記第１入力データのうちの前記第２ビット数の上位データである第１上位データを前記第１出力データ及び前記第５出力データとし、前記第１入力データのうちの前記第２ビット数の下位データである第１下位データを前記第３出力データ及び前記第７出力データとして出力するとともに、前記第２入力データのうちの前記第２ビット数の上位データである第２上位データを前記第２出力データ及び前記第４出力データとし、前記第２入力データのうちの前記第２ビット数の下位データである第２下位データを前記第６出力データ及び前記第８出力データとして出力し、 前記モード信号が前記第２ビット数を有するデータを用いた第２演算モードを示す場合に は、前記第１上位データを前記第１出力データ及び前記第５出力データとし、前記第１下位データを前記第３出力データ及び前記第７出力データとして出力し、前記第２上位データを前記第２出力データとし、前記第２下位データを前記第４出力データとして出力するとともに、前記第３入力データのうちの前記第２ビット数の上位データである第３上位データを前記第６出力データとし、前記第３入力データのうちの前記第２ビット数の下位データである第３下位データを前記第８出力データとして出力する、演算装置。 【請求項２】 前記第１乗算器の乗算結果である第１乗算結果と前記第２乗算器の乗算結果である第２乗算結果との加算を行う第１加算器と、 前記第３乗算器の乗算結果である第３乗算結果と前記第４乗算器の乗算結果である第４乗算結果との加算を行う第２加算器と、 前記第１乗算結果、前記第２乗算結果、前記第３乗算結果、及び前記第４乗算結果の加算を行う部分加算器と、 をさらに備える、請求項１に記載の演算装置。 【請求項３】 前記第１乗算器は、前記第１乗算器の乗算の途中結果である第１中間結果及び第２中間結果を前記第１乗算結果として出力し、 前記第２乗算器は、前記第２乗算器の乗算の途中結果である第３中間結果及び第４中間結果を前記第２乗算結果として出力し、 前記第３乗算器は、前記第３乗算器の乗算の途中結果である第５中間結果及び第６中間結果を前記第３乗算結果として出力し、 前記第４乗算器は、前記第４乗算器の乗算の途中結果である第７中間結果及び第８中間結果を前記第４乗算結果として出力する、請求項２に記載の演算装置。 【請求項４】 それぞれが前記マルチプレクサ、前記第１乗算器、前記第２乗算器、前記第３乗算器、前記第４乗算器、及び前記部分加算器を有する複数の演算部と、 前記複数の演算部の前記部分加算器の加算結果の加算を行う第３加算器と、 前記第１加算器の加算結果である第１加算結果及び前記第２加算器の加算結果である第２加算結果と、前記第３加算器の加算結果である第３加算結果と、のいずれかを前記モード信号に応じて出力するセレクタと、 をさらに備え、 前記第１加算器は、前記複数の演算部の前記第１乗算結果及び前記第２乗算結果の加算を行い、 前記第２加算器は、前記複数の演算部の前記第３乗算結果及び前記第４乗算結果の加算を行い、 前記セレクタは、前記モード信号が前記第１演算モードを示す場合には、前記第３加算結果を出力し、前記モード信号が前記第２演算モードを示す場合には、前記第１加算結果及び前記第２加算結果を出力する、請求項２又は請求項３に記載の演算装置。 【請求項５】 前記第１乗算結果の第１シフト量、前記第２乗算結果の第２シフト量、前記第３乗算結果の第３シフト量、及び前記第４乗算結果の第４シフト量を演算するシフト量演算回路をさらに備え、 前記複数の演算部のそれぞれは、前記第１シフト量に基づいて前記第１乗算結果をシフト処理する第１整列部と、前記第２シフト量に基づいて前記第２乗算結果をシフト処理する第２整列部と、前記第３シフト量に基づいて前記第３乗算結果をシフト処理する第３整列部と、前記第４シフト量に基づいて前記第４乗算結果をシフト処理する第４整列部と、をさらに備える、請求項４に記載の演算装置。 【請求項６】 前記シフト量演算回路は、加算対象となる複数の対象データの指数部のうちの最大の指数部である最大指数を演算する最大値演算回路と、前記複数の対象データと前記最大指数 との差分をシフト量として演算する減算回路と、を備える、請求項５に記載の演算装置。 【請求項７】 前記最大値演算回路は、前記複数の対象データの最上位ビットから最下位ビットに向かって順番に比較することによって、前記最大指数を演算する、請求項６に記載の演算装置。 【請求項８】 前記第１演算モードは、倍精度演算モードであり、 前記第２演算モードは、単精度演算モードである、請求項１～請求項７のいずれか一項に記載の演算装置。 【請求項９】 前記第１演算モードは、単精度演算モードであり、 前記第２演算モードは、半精度演算モードである、請求項１～請求項７のいずれか一項に記載の演算装置。 【請求項１０】 請求項１～請求項９のいずれか一項に記載の演算装置であって、複数の前記演算装置を有する演算ユニットと、 前記演算ユニットを共有する複数のプロセッサと、 を備える演算システム。 【請求項１１】 前記複数のプロセッサは、行列演算を行う場合には、単一のプロセッサとして動作し、行列演算以外の演算を行う場合には、個別のプロセッサとして動作する、請求項１０に記載の演算システム。 【請求項１２】 前記複数のプロセッサは、１つのインストラクションで動作するＳＩＭＤ動作を行う、請求項１０又は請求項１１に記載の演算システム。 【請求項１３】 前記複数のプロセッサのそれぞれを一意に識別可能なプロセッサＩＤを含むメモリアドレスによってアクセス可能なメモリ空間を備え、 前記複数のプロセッサのそれぞれは、当該プロセッサのプロセッサＩＤを含むメモリアドレスによって示されるメモリ領域にアクセス可能である、請求項１０～請求項１２のいずれか一項に記載の演算システム。 【請求項１４】 前記複数のプロセッサはリング結合されており、 前記複数のプロセッサのそれぞれは、前記演算ユニットから受信したデータを前記リング結合を介して他のプロセッサに順に転送する、請求項１３に記載の演算システム。
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