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演算装置及び演算システム NEW 外国出願あり

国内特許コード P210017520
整理番号 08672-JP
掲載日 2021年4月7日
出願番号 特願2017-095803
公開番号 特開2018-194905
登録番号 特許第6829838号
出願日 平成29年5月12日(2017.5.12)
公開日 平成30年12月6日(2018.12.6)
登録日 令和3年1月27日(2021.1.27)
発明者
  • 牧野 淳一郎
  • 村主 崇行
  • 坪内 美幸
  • 名村 健
出願人
  • 国立研究開発法人理化学研究所
発明の名称 演算装置及び演算システム NEW 外国出願あり
発明の概要 【課題】回路規模を拡大することなく、演算性能を向上可能な演算装置を提供すること。
【解決手段】演算装置1Aは、MODE信号が第2演算モードを示す場合には、上位データdin1_hを出力データdout1及び出力データdout5とし、下位データdin1_lを出力データdout3及び出力データdout7として出力し、上位データdin2_hを出力データdout2とし、下位データdin2_lを出力データdout4として出力するとともに、上位データdin3_hを出力データdout6とし、下位データdin3_lを出力データdout8として出力するデータマルチプレクサ11と、それぞれが2つの出力データの乗算を行う乗算器12~15と、を備える。
【選択図】図3
従来技術、競合技術の概要 従来、複数のデータに対し同一の演算を同時に行うことが可能なSIMD(Single Instruction Multiple Data)演算器が知られている。例えば、SIMD演算器を構成する各演算器に浮動小数点演算器を用いることにより、プロセッサの1コアにおいて並列浮動小数点演算が実現される。このような演算器では、供給可能なデータのビット数が一定であることから、例えば、2つの倍精度データに代えて、4つの単精度データを供給することにより、倍精度の1演算と単精度の2演算とを切り替えることが可能となる(例えば、特許文献1参照)。
産業上の利用分野 本発明は、演算装置及び演算システムに関する。
特許請求の範囲 【請求項1】
それぞれが第1ビット数を有する第1~第3入力データを入力し、演算モードを示すモード信号に応じて、それぞれが前記第1ビット数の半分の第2ビット数を有する第1~第8出力データを出力するマルチプレクサと、
前記第1出力データと前記第2出力データとの乗算を行う第1乗算器と、
前記第3出力データと前記第4出力データとの乗算を行う第2乗算器と、
前記第5出力データと前記第6出力データとの乗算を行う第3乗算器と、
前記第7出力データと前記第8出力データとの乗算を行う第4乗算器と、
を備え、
前記マルチプレクサは、
前記モード信号が前記第1ビット数を有するデータを用いた第1演算モードを示す場合には、前記第1入力データのうちの前記第2ビット数の上位データである第1上位データを前記第1出力データ及び前記第5出力データとし、前記第1入力データのうちの前記第2ビット数の下位データである第1下位データを前記第3出力データ及び前記第7出力データとして出力するとともに、前記第2入力データのうちの前記第2ビット数の上位データである第2上位データを前記第2出力データ及び前記第4出力データとし、前記第2入力データのうちの前記第2ビット数の下位データである第2下位データを前記第6出力データ及び前記第8出力データとして出力し、
前記モード信号が前記第2ビット数を有するデータを用いた第2演算モードを示す場合に
は、前記第1上位データを前記第1出力データ及び前記第5出力データとし、前記第1下位データを前記第3出力データ及び前記第7出力データとして出力し、前記第2上位データを前記第2出力データとし、前記第2下位データを前記第4出力データとして出力するとともに、前記第3入力データのうちの前記第2ビット数の上位データである第3上位データを前記第6出力データとし、前記第3入力データのうちの前記第2ビット数の下位データである第3下位データを前記第8出力データとして出力する、演算装置。

【請求項2】
前記第1乗算器の乗算結果である第1乗算結果と前記第2乗算器の乗算結果である第2乗算結果との加算を行う第1加算器と、
前記第3乗算器の乗算結果である第3乗算結果と前記第4乗算器の乗算結果である第4乗算結果との加算を行う第2加算器と、
前記第1乗算結果、前記第2乗算結果、前記第3乗算結果、及び前記第4乗算結果の加算を行う部分加算器と、
をさらに備える、請求項1に記載の演算装置。

【請求項3】
前記第1乗算器は、前記第1乗算器の乗算の途中結果である第1中間結果及び第2中間結果を前記第1乗算結果として出力し、
前記第2乗算器は、前記第2乗算器の乗算の途中結果である第3中間結果及び第4中間結果を前記第2乗算結果として出力し、
前記第3乗算器は、前記第3乗算器の乗算の途中結果である第5中間結果及び第6中間結果を前記第3乗算結果として出力し、
前記第4乗算器は、前記第4乗算器の乗算の途中結果である第7中間結果及び第8中間結果を前記第4乗算結果として出力する、請求項2に記載の演算装置。

【請求項4】
それぞれが前記マルチプレクサ、前記第1乗算器、前記第2乗算器、前記第3乗算器、前記第4乗算器、及び前記部分加算器を有する複数の演算部と、
前記複数の演算部の前記部分加算器の加算結果の加算を行う第3加算器と、
前記第1加算器の加算結果である第1加算結果及び前記第2加算器の加算結果である第2加算結果と、前記第3加算器の加算結果である第3加算結果と、のいずれかを前記モード信号に応じて出力するセレクタと、
をさらに備え、
前記第1加算器は、前記複数の演算部の前記第1乗算結果及び前記第2乗算結果の加算を行い、
前記第2加算器は、前記複数の演算部の前記第3乗算結果及び前記第4乗算結果の加算を行い、
前記セレクタは、前記モード信号が前記第1演算モードを示す場合には、前記第3加算結果を出力し、前記モード信号が前記第2演算モードを示す場合には、前記第1加算結果及び前記第2加算結果を出力する、請求項2又は請求項3に記載の演算装置。

【請求項5】
前記第1乗算結果の第1シフト量、前記第2乗算結果の第2シフト量、前記第3乗算結果の第3シフト量、及び前記第4乗算結果の第4シフト量を演算するシフト量演算回路をさらに備え、
前記複数の演算部のそれぞれは、前記第1シフト量に基づいて前記第1乗算結果をシフト処理する第1整列部と、前記第2シフト量に基づいて前記第2乗算結果をシフト処理する第2整列部と、前記第3シフト量に基づいて前記第3乗算結果をシフト処理する第3整列部と、前記第4シフト量に基づいて前記第4乗算結果をシフト処理する第4整列部と、をさらに備える、請求項4に記載の演算装置。

【請求項6】
前記シフト量演算回路は、加算対象となる複数の対象データの指数部のうちの最大の指数部である最大指数を演算する最大値演算回路と、前記複数の対象データと前記最大指数
との差分をシフト量として演算する減算回路と、を備える、請求項5に記載の演算装置。

【請求項7】
前記最大値演算回路は、前記複数の対象データの最上位ビットから最下位ビットに向かって順番に比較することによって、前記最大指数を演算する、請求項6に記載の演算装置。

【請求項8】
前記第1演算モードは、倍精度演算モードであり、
前記第2演算モードは、単精度演算モードである、請求項1~請求項7のいずれか一項に記載の演算装置。

【請求項9】
前記第1演算モードは、単精度演算モードであり、
前記第2演算モードは、半精度演算モードである、請求項1~請求項7のいずれか一項に記載の演算装置。

【請求項10】
請求項1~請求項9のいずれか一項に記載の演算装置であって、複数の前記演算装置を有する演算ユニットと、
前記演算ユニットを共有する複数のプロセッサと、
を備える演算システム。

【請求項11】
前記複数のプロセッサは、行列演算を行う場合には、単一のプロセッサとして動作し、行列演算以外の演算を行う場合には、個別のプロセッサとして動作する、請求項10に記載の演算システム。

【請求項12】
前記複数のプロセッサは、1つのインストラクションで動作するSIMD動作を行う、請求項10又は請求項11に記載の演算システム。

【請求項13】
前記複数のプロセッサのそれぞれを一意に識別可能なプロセッサIDを含むメモリアドレスによってアクセス可能なメモリ空間を備え、
前記複数のプロセッサのそれぞれは、当該プロセッサのプロセッサIDを含むメモリアドレスによって示されるメモリ領域にアクセス可能である、請求項10~請求項12のいずれか一項に記載の演算システム。

【請求項14】
前記複数のプロセッサはリング結合されており、
前記複数のプロセッサのそれぞれは、前記演算ユニットから受信したデータを前記リング結合を介して他のプロセッサに順に転送する、請求項13に記載の演算システム。
画像

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出願権利状態 登録
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