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D型フリップフロップ回路 NEW

国内特許コード P210017861
整理番号 (S2018-0693-N0)
掲載日 2021年8月23日
出願番号 特願2020-523068
出願日 令和元年5月30日(2019.5.30)
国際出願番号 JP2019021613
国際公開番号 WO2019235363
国際出願日 令和元年5月30日(2019.5.30)
国際公開日 令和元年12月12日(2019.12.12)
優先権データ
  • 特願2018-106763 (2018.6.4) JP
発明者
  • 小林 和淑
  • 古田 潤
  • 山田 晃大
出願人
  • 国立大学法人京都工芸繊維大学
発明の名称 D型フリップフロップ回路 NEW
発明の概要 D型フリップフロップ回路1は、一般的なD型フリップフロップ回路が備えるpMOSトランジスタp1~p7,p11~p15およびnMOSトランジスタn1~n7,n11~n15に、pMOSトランジスタp8およびnMOSトランジスタn8を追加した構成である。
従来技術、競合技術の概要

集積回路(LSI)は、微細化および高集積化により高性能になり、それによって計算機の性能が上がりまた微細化が進むというサイクルを歩んできた。しかし、プロセスの微細化に伴い、ソフトエラーに代表される一過性のエラーが増加している。ソフトエラーは過酷な宇宙線にさらされる宇宙空間で使用される集積回路の問題であったが、近年では地上でもソフトエラーの対策が必要となってきている。ソフトエラーとは、集積回路に放射線が通過、または衝突することにより電子正孔対が生成され、一時的にメモリの保持値やフリップフロップの論理値が反転するエラーのことである。

図14に、ソフトエラーの発生原理を表す。中性子線が基板のSi原子に衝突すると2次イオンが生じる。アルファ線や重イオン、2次イオンが拡散層の近傍を通過すると、拡散や空乏層の電界によるドリフトにより拡散層に電子または正孔が集まる。この電子または正孔によりドレインの電位が変化して出力が反転する。

図15および図16に示すように、ラッチ回路を構成しているトランジスタを放射線が通過すると、放射線の電離作用により生じた電荷によって、トランジスタの出力のハイ(ハイレベル)とロウ(ロウレベル)とが一時的に反転する。当該トランジスタの出力が反転した状態で安定すると、回路が誤作動することになる。

このため、高信頼性が必要な医療機器、航空機および自動車、又は回路規模が大きいサーバーやスーパーコンピュータ等に用いられる集積回路に対しては、特に、ソフトエラーに対する対策が必須となっている。加えて、近年の集積回路の微細化にともなう集積化や電源電位の低下によって、ソフトエラーの影響が顕在化している。これからの集積回路にとってソフトエラーの対策は不可欠である。

ソフトエラー対策としては、回路レベルで対策する方法と、回路を構成するデバイスレベルで対策する方法とが考えられる。

回路レベルでの対策としては、記憶素子(フリップフロップ回路)を多重化する構造による対策を挙げることができる。

図17は、フリップフロップ(FF)回路を三重化し、それぞれのフリップフロップ回路の出力に多数決回路を接続したTMRFF(Triple Modular Redundancy Flip Flop)を示している。TMRFFでは、3つのフリップフロップ回路のうち、1つだけがソフトエラーによって出力のハイとロウとが反転しても、他の2つが正しい出力の値を保っていれば、多数決回路は、多数決によって正しい信号を出力する。このように、フリップフロップ回路を多重化することにより、ソフトエラーに対する耐性は強くなる。しかし、フリップフロップ回路を三重化しているため、TMRFFは一般的なD型フリップフロップに比べ、回路面積、遅延時間および消費電力がそれぞれ、5.2倍、1.5倍および3.2倍程度に増加する。

このように、回路レベルでの対策では、信頼性が高くなるが、面積、遅延時間および消費電力のオーバーヘッドが大きいという問題がある。

これに対し、デバイスレベルでの対策としては、シリコン基板とトランジスタ(表面シリコン)との間に絶縁物の層を設ける、いわゆるFD‐SOI(Fully Depleted Silicon On Insulator)構造による対策を挙げることができる。

図18に示すように、FD‐SOI構造では、シリコン基板とトランジスタとの間にBOX(Buried OXide)層と呼ばれる絶縁層を設ける。BOX層としては、主にSiOが用いられる。これによると、ドレインへの電荷の収集をBOX層で抑制することができるため、バルク構造と比べソフトエラーに対する耐性は50~100倍程度に向上する。

しかし、FD‐SOI構造であっても、寄生バイポーラ効果によるソフトエラーの問題がある。具体的には、図19に示すように、nMOSトランジスタの場合には基板に残った正孔による寄生バイポーラトランジスタがONになると、電荷がドレインに収集され、保持値が反転する。

したがって、十分なソフトエラー対策のためには、FD‐SOI構造によるデバイスレベルでの対策と、回路レベルでの対策とを組み合わせる必要がある。

そのような対策の一つとして、Cエレメントを用いた非多重化対策が提案されている(非特許文献1)。図20に示すように、Cエレメントは、電源電位と基準電位との間に接続されたpMOSトランジスタp101、pMOSトランジスタp102、nMOSトランジスタn101およびpMOSトランジスタp102を備えており、pMOSトランジスタp102およびnMOSトランジスタn101への入力In2は、インバータIN103,IN104で構成された遅延回路によってpMOSトランジスタp101およびnMOSトランジスタn102への入力In1に対し遅延している。そのため、インバータIN105においてソフトエラーによるパルスが瞬間的に発生しても、pMOSトランジスタp101およびpMOSトランジスタp102、ならびに、nMOSトランジスタn101およびnMOSトランジスタn102は同時に切り替わらないため、出力OUTは変動しない。

また、図21に示すように、nMOSトランジスタn101のみが寄生バイポーラ効果によってONしても、nMOSトランジスタn102がOFFであれば、出力OUTは変動しない。このようなFD‐SOI構造とCエレメントを用いた非多重化対策により、ソフトエラー耐性を高めることができる。

非特許文献2では、Cエレメントを用いた非多重化対策を施したD型フリップフロップ回路(Guard-Gate Flip Flop)が提案されている。図22は、一般的なD型フリップフロップ回路10の回路図であり、図23は、非特許文献2に開示されたD型フリップフロップ回路20の回路図である。

D型フリップフロップ回路10は、TGFF(Transmission Gate Flip Flop)であり、図22に示すように、マスターラッチLA11と、トランスミッションゲートTGと、スレーブラッチLA12と、トライステートインバータT3と、インバータIN10と、クロック信号生成回路CLを備えている。マスターラッチLA11は、pMOSトランジスタp1およびnMOSトランジスタn1を有するインバータIN1と、pMOSトランジスタp2、pMOSトランジスタp3、nMOSトランジスタn2およびnMOSトランジスタn3を有するトライステートインバータT11とを備えており、CLK=1のときにマスターラッチLA11で値を保持する。スレーブラッチLA12は、pMOSトランジスタp5およびnMOSトランジスタn5を有するインバータIN2と、pMOSトランジスタp6、pMOSトランジスタp7、nMOSトランジスタn6およびnMOSトランジスタn7を有するトライステートインバータT12とを備えており、CLK=0のときにスレーブラッチLA12で値を保持する。

D型フリップフロップ回路10では、インバータIN1を構成するいずれかのMOSの出力またはトライステートインバータT11を構成するいずれかのMOSの出力がソフトエラーにより反転すると、マスターラッチLA11の保持値が変化してしまう。同様に、インバータIN2を構成するいずれかのMOSの出力またはトライステートインバータT12を構成するいずれかのMOSの出力がソフトエラーにより反転すると、スレーブラッチLA12の保持値が変化してしまう。

そこで、図23に示すD型フリップフロップ回路20は、一般的なD型フリップフロップ回路10において、インバータIN1およびインバータIN2をそれぞれCエレメントC1およびCエレメントC2に置き換え、さらに、CエレメントC1への一方の入力にインバータIN21,IN22を有する遅延回路を設け、CエレメントC2への一方の入力にインバータIN23,IN24を有する遅延回路を設けた構成となっている。このように、D型フリップフロップ回路20は、一般的なD型フリップフロップ回路10にCエレメントを用いた非多重化対策を施すことにより、ソフトエラー耐性を強化している。

産業上の利用分野

本発明は、D型フリップフロップ回路に関し、特に、ソフトエラーに対する耐性を向上させたD型フリップフロップ回路に関する。

特許請求の範囲 【請求項1】
マスターラッチと、トランスミッションゲートと、スレーブラッチとを備え、
前記マスターラッチは、第1のインバータと、第1のトライステートインバータとを備え、
第1のインバータは、第1のpMOSトランジスタと、第1のnMOSトランジスタとを備え、
第1のpMOSトランジスタは、ソースドレインの一方が電源電位に接続され、
第1のnMOSトランジスタは、ソースドレインの一方が第1のpMOSトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、ゲートが第1のpMOSトランジスタのゲートに接続され、
第1のトライステートインバータは、第2のpMOSトランジスタと、第3のpMOSトランジスタと、第2のnMOSトランジスタと、第3のnMOSトランジスタとを備え、
第2のpMOSトランジスタは、ソースドレインの一方が電源電位に接続され、
第3のpMOSトランジスタは、ソースドレインの一方が直接又は間接的に第2のpMOSトランジスタのソースドレインの他方に接続され、ソースドレインの他方が直接又は間接的に第1のノードに接続され、ゲートには反転クロック信号が入力され、
第1のノードは、第1のpMOSトランジスタのゲートおよび第1のnMOSトランジスタのゲートに接続され、第1のpMOSトランジスタのゲートおよび第1のnMOSトランジスタのゲートとともに前記マスターラッチの入力部をなしており、
第2のnMOSトランジスタは、ソースドレインの一方が直接又は間接的に第1のノードに接続され、ゲートにはクロック信号が入力され、
第3のnMOSトランジスタは、ソースドレインの一方が直接又は間接的に第2のnMOSトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、
第2のpMOSトランジスタのゲートおよび第3のnMOSトランジスタのゲートは、互いに接続されて前記マスターラッチの出力部をなすとともに、第1のpMOSトランジスタのソースドレインの他方および第1のnMOSトランジスタのソースドレインの一方に接続され、
前記トランスミッションゲートは、第4のpMOSトランジスタと、第4のnMOSトランジスタとを備え、
第4のpMOSトランジスタのソースドレインの一方および第4のnMOSトランジスタのソースドレインの一方は、互いに接続されて前記トランスミッションゲートの入力部をなすとともに、前記マスターラッチの前記出力部に接続され、
第4のpMOSトランジスタのソースドレインの他方および第4のnMOSトランジスタのソースドレインの他方は、互いに接続されて前記トランスミッションゲートの出力部をなしており、
前記スレーブラッチは、第2のインバータと、第2のトライステートインバータとを備え、
第2のインバータは、第5のpMOSトランジスタと、第5のnMOSトランジスタとを備え、
第5のpMOSトランジスタは、ソースドレインの一方が電源電位に接続され、
第5のnMOSトランジスタは、ソースドレインの一方が第5のpMOSトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、ゲートが第5のpMOSトランジスタのゲートに接続され、
第2のトライステートインバータは、第6のpMOSトランジスタと、第7のpMOSトランジスタと、第6のnMOSトランジスタと、第7のnMOSトランジスタとを備え、
第6のpMOSトランジスタは、ソースドレインの一方が電源電位に接続され、
第7のpMOSトランジスタは、ソースドレインの一方が直接又は間接的に第6のpMOSトランジスタのソースドレインの他方に接続され、ソースドレインの他方が直接又は間接的に第2のノードに接続され、ゲートにはクロック信号が入力され、
第2のノードは、第5のpMOSトランジスタのゲートおよび第5のnMOSトランジスタのゲートに接続され、第5のpMOSトランジスタのゲートおよび第5のnMOSトランジスタのゲートとともに前記スレーブラッチの入力部をなしており、
第6のnMOSトランジスタは、ソースドレインの一方が直接又は間接的に第2のノードに接続され、ゲートには反転クロック信号が入力され、
第7のnMOSトランジスタは、ソースドレインの一方が直接又は間接的に第6のnMOSトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、
第6のpMOSトランジスタのゲートおよび第7のnMOSトランジスタのゲートは、互いに接続されて前記スレーブラッチの出力部をなすとともに、第5のpMOSトランジスタのソースドレインの他方、第5のnMOSトランジスタのソースドレインの一方および前記トランスミッションゲートの前記出力部に接続された、D型フリップフロップ回路であって、
第1のトライステートインバータは、第8のpMOSトランジスタおよび第8のnMOSトランジスタをさらに備え、
第8のpMOSトランジスタのソースドレインの一方および他方はそれぞれ、第2のpMOSトランジスタのソースドレインの他方および第3のpMOSトランジスタのソースドレインの一方、または、第3のpMOSトランジスタのソースドレインの他方および第1のノードに接続され、
第8のnMOSトランジスタのソースドレインの一方および他方はそれぞれ、第2のnMOSトランジスタのソースドレインの他方および第3のnMOSトランジスタのソースドレインの一方、または、第1のノードおよび第2のnMOSトランジスタのソースドレインの一方に接続され、
第8のpMOSトランジスタのゲートおよび第8のnMOSトランジスタのゲートは、互いに接続されているとともに、第6のpMOSトランジスタのソースドレインの他方と第7のpMOSトランジスタのソースドレインの他方の接続部および第6のnMOSトランジスタのソースドレインの他方と第7のnMOSトランジスタのソースドレインの一方の接続部に接続されている、D型フリップフロップ回路。

【請求項2】
第8のpMOSトランジスタのソースドレインの一方および他方はそれぞれ、第2のpMOSトランジスタのソースドレインの他方および第3のpMOSトランジスタのソースドレインの一方に接続され、
第8のnMOSトランジスタのソースドレインの一方および他方はそれぞれ、第2のnMOSトランジスタのソースドレインの他方および第3のnMOSトランジスタのソースドレインの一方に接続されている、請求項1に記載のD型フリップフロップ回路。

【請求項3】
第8のpMOSトランジスタのソースドレインの一方および他方はそれぞれ、第3のnMOSトランジスタのソースドレインの他方および第1のノードに接続され、
第8のnMOSトランジスタのソースドレインの一方および他方はそれぞれ、第1のノードおよび第2のnMOSトランジスタのソースドレインの一方に接続されている、請求項1に記載のD型フリップフロップ回路。

【請求項4】
前記スレーブラッチは、第3のインバータをさらに備え、
第3のインバータは、第9のpMOSトランジスタと、第9のnMOSトランジスタとを備え、
第9のpMOSトランジスタは、ソースドレインの一方が電源電位に接続され、
第9のnMOSトランジスタは、ソースドレインの一方が第9のpMOSトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、ゲートが第9のpMOSトランジスタのゲートに接続され、
第9のpMOSトランジスタのゲートおよび第9のnMOSトランジスタのゲートには、前記スレーブラッチの出力部からの出力信号の反転信号が入力され、
第2のトライステートインバータは、第10のpMOSトランジスタと、第10のnMOSトランジスタと、をさらに備え、
第10のpMOSトランジスタのソースドレインの一方および他方はそれぞれ、第6のpMOSトランジスタのソースドレインの他方および第7のpMOSトランジスタのソースドレインの一方、または、第7のpMOSトランジスタのソースドレインの他方および第2のノードに接続され、
第10のnMOSトランジスタのソースドレインの一方および他方はそれぞれ、第6のnMOSトランジスタのソースドレインの他方および第7のnMOSトランジスタのソースドレインの一方、または、第2のノードおよび第6のnMOSトランジスタのソースドレインの一方に接続され、
第10のpMOSトランジスタのゲートおよび第10のnMOSトランジスタのゲートは、互いに接続されているとともに、第9のpMOSトランジスタのソースドレインの他方および第9のnMOSトランジスタのソースドレインの一方に接続されている、請求項1~3のいずれかに記載のD型フリップフロップ回路。

【請求項5】
第10のpMOSトランジスタのソースドレインの一方および他方はそれぞれ、第6のpMOSトランジスタのソースドレインの他方および第7のpMOSトランジスタのソースドレインの一方に接続され、
第10のnMOSトランジスタのソースドレインの一方および他方はそれぞれ、第6のnMOSトランジスタのソースドレインの他方および第7のnMOSトランジスタのソースドレインの一方に接続されている、請求項4に記載のD型フリップフロップ回路。

【請求項6】
第10のpMOSトランジスタのソースドレインの一方および他方はそれぞれ、第7のpMOSトランジスタのソースドレインの他方および第2のノードに接続され、
第10のnMOSトランジスタのソースドレインの一方および他方はそれぞれ、第2のノードおよび第6のnMOSトランジスタのソースドレインの一方に接続されている、請求項4に記載のD型フリップフロップ回路。
国際特許分類(IPC)
Fターム
画像

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出願権利状態 公開
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