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(In Japanese)表面帯電を用いたシリコンナノワイヤメモリー

Research report code R013000302
Posted date Oct 1, 2003
Researchers
  • (In Japanese)松川 貴
  • (In Japanese)金丸 正剛
  • (In Japanese)長尾 正善
  • (In Japanese)伊藤 順司
Affiliation
  • (In Japanese)独立行政法人 産業技術総合研究所
  • (In Japanese)独立行政法人 産業技術総合研究所
  • (In Japanese)独立行政法人 産業技術総合研究所
  • (In Japanese)独立行政法人 産業技術総合研究所
Research organization
  • (In Japanese)独立行政法人 産業技術総合研究所
Report name (In Japanese)表面帯電を用いたシリコンナノワイヤメモリー
Technology summary (In Japanese)帯電の制御用にサイドゲートをつけたシリコンナノワイヤを作り(図1),メモリーデバイスとしての電気的特性を調べた。50nmのSOI層がp型にドープされている(5×1017個/cm3)。50nm幅のワイヤとそれから150nm離したサイドゲートをEBリソグラフィでパターニングし,RIEでSOI層に転写した。ワイヤとサイドゲートは5nmの酸化膜で覆った。図2にVsg掃引時のワイヤ電流Idのヒステリシス特性を示す。Vsgの0V付近でワイヤ電流は二つの状態,すなわち負方向の掃引時はoff状態,正方向の掃引時はon状態を持つ。このメモリー効果の起源を調べるために走査型マックスウェル応力顕微鏡(SMM)を用いて表面ポテンシャル分布を測定した。図3にその結果を示す。はじめの状態(a)にくらべてon状態(b)ではワイヤ領域とサイドゲートのまわりが暗く変化している。すなわちワイヤ領域のポテンシャルが低くなった。これは書き込み操作でワイヤとゲートの間に負の電荷が蓄えられ,それがp型のワイヤにホールの蓄積を引き起こしたことを意味している。蓄えられた電荷は正のVsgで消去され,ポテンシャル像がはじめに戻ることも確かめられた。我々はシリコンナノワイヤメモリーを作ることができた。
Drawing

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R013000302_01SUM.gif R013000302_02SUM.gif R013000302_03SUM.gif
Research field
  • Solid‐state devices
Research project
  • Core Research for Evolutional Science and Technology;Function Evolution of Materials and Devices based on Electron/Photon Related Phenomena
Information research report
  • (In Japanese)松川 貴,金丸 正剛,長尾 正善,伊藤 順司. Silicon Nanowire Memory Using Surface Charging. The Second CREST Symposium on ''Function Evolution of Materials and Devices based on Electron/Photon Related Phenomena'',2001. p.88 - 89.

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