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SEMICONDUCTOR DEVICE

Seeds code S110006465
Posted date Nov 22, 2011
Researchers
  • (In Japanese)葛西 誠也
Name of technology SEMICONDUCTOR DEVICE
Technology summary (In Japanese)半導体装置1は、GaAs基板2上に並設されたチャネル層5a,5b,5cと、それらの一端に共通接続された入力端子9と、それらの他端に独立に接続された出力端子10a,10b,10cと、それらチャネル層の中央領域11a,11b,11cに跨って布設されたゲート電極6a,6bとを備え、ゲート電極6aとチャネル層5a,5b,5cとは、チャネル層5a,5b,5cを導通させるためのゲート電極6aの入力信号の閾値電圧が、チャネル層5a,5b,5cの順に増加するように構成され、且つ、チャネル層5a,5b,5cを導通させるためのゲート電極6bの入力信号の閾値電圧が、チャネル層5a,5b,5cの順に減少するように構成されている。ここで、2つのゲート電極6a,6bに、互いに相補的なレベルを有する2つの入力信号が印加されることにより、複数のチャネル層5a,5b,5cのうちから1本のチャネル層が電界効果を用いて選択的に導通され、1つの出力端子から選択的に出力電流を出力させることができる。
Drawing

※Click image to enlarge.

thum_2007-041018.GIF
Research field
  • Solid‐state devices in general
Seeds that can be deployed (In Japanese)半導体メモリのセル選択回路や多値論理に使用されている回路素子は、複数の3端子素子が組み合わされて構成されるため、機能を集積させた場合に回路規模が大きくなる傾向にあった。特に、半導体メモリの大容量化や多値論理回路の高機能化に伴い、回路を構成する素子をできるだけ高集積化することが求められていた。そこで、入力信号に応じて出力信号の出力端子を選択する素子を、容易に小型化することが可能な半導体装置を提供する。
複数(3以上)のチャネル層に共通に2本のゲート電極を設けた構成を採ることで、1つの素子における出力端子の増加によってチャネル数が増えたり、複数の素子を組み合わせたりする場合でも高集積化が容易となり、装置全体の小型化が実現できる。また、チャネル層のゲート長を変えることによって閾値電圧を変化させることで、チャネル層の入力信号の閾値電圧を、容易に制御することができる。
Usage Use field (In Japanese)半導体メモリ、多値論理デバイス
Application patent   patent IPC(International Patent Classification)
( 1 ) (In Japanese)国立大学法人北海道大学, . (In Japanese)葛西 誠也, . SEMICONDUCTOR DEVICE. P2008-205285A. Sep 4, 2008
  • H01L  27/095    
  • H01L  21/822    
  • H01L  27/04     

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