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MOS TRANSISTOR INTEGRATED CIRCUIT AND SIMULATING CALCULATION SYSTEM OF DEGRADATION DEGREE OF MOS TRANSISTOR

Seeds code S130012381
Posted date Jun 10, 2013
Researchers
  • (In Japanese)三浦幸也
  • (In Japanese)佐藤康夫
Name of technology MOS TRANSISTOR INTEGRATED CIRCUIT AND SIMULATING CALCULATION SYSTEM OF DEGRADATION DEGREE OF MOS TRANSISTOR
Technology summary (In Japanese)NMOSトランジスタのPBTI劣化とHC劣化は進行するものの、PMOSトランジスタのNBTI劣化は進行しないよう構成した第1のリング発振器と、PMOSトランジスタのNBTI劣化は進行するものの、NMOSトランジスタのPBTI劣化とHC劣化は進行しないよう構成した第2のリング発振器とから成る、MOSトランジスタ劣化度合模擬回路部を具えたMOSトランジスタ集積回路である。リング発振器2を集積するMOSトランジスタ集積回路1内に、NMOSトランジスタの劣化のみ生ずる構成にしたリング発振器4、PMOSトランジスタの劣化のみ生ずる構成にしたリング発振器5を作り込む。それらの現時点での発振周期もしくは製造当初の発振周期を基に、劣化による増加遅延時間や発振周期を模擬算出装置7で算出する。
Drawing

※Click image to enlarge.

thum_2011-065061.GIF
Research field
  • Semiconductor integrated circuit
Seeds that can be deployed (In Japanese)従来の技術では、リング発振器を集積しているMOSトランジスタ集積回路のゲート回路の伝播遅延時間tpdの劣化量という、経年変化に対応する上で最も重要な量を、具体的に求めることができなかった。そこで、ゲート回路の伝播遅延時間tpdの劣化量を求めることが出来るMOSトランジスタ集積回路、およびMOSトランジスタ劣化度合模擬算出システムを提供する。
リング発振器のゲート回路を構成しているPMOS,NMOSトランジスタの劣化による伝播遅延時間の増加量を、個別に算出することが出来る。更には、MOSトランジスタ集積回路内に集積されている他のリング発振器の製造当初(まだ劣化がない時点)での発振周期を、算出することが可能となる。リング発振器に限らず、通常のCMOS論理回路の製造当初の遅延時間も算出することができる。
Usage Use field (In Japanese)MOSトランジスタ集積回路、MOSトランジスタ劣化度合模擬算出システム
Application patent   patent IPC(International Patent Classification)
( 1 ) (In Japanese)公立大学法人首都大学東京, 国立大学法人九州工業大学, . (In Japanese)三浦幸也, 佐藤康夫, . MOS TRANSISTOR INTEGRATED CIRCUIT AND SIMULATING CALCULATION SYSTEM OF DEGRADATION DEGREE OF MOS TRANSISTOR. P2012-202722A. Oct 22, 2012
  • G01R  31/26     
  • H01L  21/822    
  • H01L  27/04     
  • H03K   3/354    

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